CN103544360A

CN103544360A - 处理器芯片及其低功耗设计的方法

Info

Publication number: CN103544360A
Application number: CN201310532604.6A
Authority: CN
Inventors: 周仲武
Original assignee: SINO WEALTH ELECTRONIC CO Ltd
Current assignee: SINO WEALTH ELECTRONIC CO Ltd
Priority date: 2013-10-30
Filing date: 2013-10-30
Publication date: 2014-01-29

Abstract

本发明提供一种处理器芯片及其低功耗设计的方法，该处理器芯片包括：多个触发器链，由自动测试综合工具生成，每个触发器链分别包括连接成串行移位模式的多个通用触发器；一个或多个组合电路，间隔连接于多个触发器链之间，组合电路和触发器链均连接到同一主电源，主电源为可开关电源；内存，通过直接内存访问单元分别与多个触发器链相连接，内存连接到一常开电源而始终有电。本发明使处理器芯片设计过程无需要求对低端工艺也提供特殊标准单元库，并且在设计流程中使EDA工具使用更简化。

Description

处理器芯片及其低功耗设计的方法

技术领域

本发明涉及芯片设计技术领域，具体来说，本发明涉及一种处理器（CPU）芯片及其低功耗设计的方法。

背景技术

1）目前处理器芯片的构造以及实现原理：

目前处理器芯片低功耗设计的方式：需要标准单元库提供两种特殊单元：保持寄存器单元（Retention Regsiter Cell）和电源开关单元（Power Switch Cell）。

图1-1为现有技术中由标准单元库提供的一个保持寄存器单元的示意图；图1-2为现有技术中由标准单元库提供的一个电源开关单元的示意图。其中，保持寄存器单元是双电源带失电保持的触发器；电源开关单元是提供其他标准单元电源的开关电路。

图2为现有技术中的一个处理器芯片低功耗实现方式的示意图。目前处理器芯片低功耗设计的实现原理为：采用只关闭组合电路202的电源和保持触发器201的部分电源的方法降低电路的静态电流，保持触发器201的保持部分依然有电，需要保持住原来的内容在电源恢复后装载到原保持触发器201中，使得处理器系统能继续运行。

2）目前处理器芯片设计流程的缺点：

a.需要上述标准单元库的支持。低功耗设计方法在高端工艺下已成主流，有成熟的EDA工具和相应的标准单元库配套，但在低端工艺下也有低功耗需求却没有EDA工具和基本单元库的支持。通常在90nm工艺以下的标准单元库才支持低功耗设计，所以对90nm以上的低端工艺一般不适用。

b.设计流程中多数电子设计自动化（EDA）工具需要引入低功耗设计方法，复杂度高。如图3所示为现有技术中的一个处理器芯片低功耗设计的EDA工具的使用流程图，低功耗设计需要渗入整个设计流程的每一个步骤，每一个EDA工具都要引入低功耗设计方法。

所以，现实中存在对低端工艺制造出来的产品静态功耗要求更低的静态功耗，这种需要在现有技术中无法得到满足。

发明内容

本发明所要解决的一个技术问题是提供一种处理器芯片及其低功耗设计的方法，无需要求对低端工艺也提供特殊标准单元库。

本发明所要解决的另一个技术问题是提供一种处理器芯片及其低功耗设计的方法，在设计流程中使EDA工具使用更简化。

为解决上述技术问题，本发明提供一种处理器芯片，包括：

多个触发器链，由自动测试综合工具生成，每个所述触发器链分别包括连接成串行移位模式的多个通用触发器；

一个或多个组合电路，间隔连接于多个所述触发器链之间，所述组合电路和所述触发器链均连接到同一主电源，所述主电源为可开关电源；

内存，通过直接内存访问单元分别与多个所述触发器链相连接，所述内存连接到一常开电源而始终有电。

可选地，在所述主电源关闭之前，所述触发器链通过移位输出方式将所有通用触发器中的内容送出并直接写到所述内存里。

可选地，所述组合电路包括与门电路、或门电路、非门电路、与非门电路以及异或门电路中的一种或者多种。

可选地，所述处理器芯片适用于110nm～180nm之间的工艺。

为解决上述技术问题，本发明还提供一种如上所述的处理器芯片的低功耗设计的方法，依次包括：寄存器传输级设计步骤、逻辑综合步骤、自动测试综合步骤、一次静态形式验证步骤、一次静态时序验证步骤、自动布局布线步骤、二次静态形式验证步骤、二次静态时序验证步骤、静态功耗验证步骤、动态功耗验证步骤、动态功能验证步骤、流片步骤以及自动测试激励生成步骤；

其中，在所述自动测试综合步骤中，借用自动测试综合工具生成多个触发器链，每个所述触发器链分别包括连接成串行移位模式的多个通用触发器，多个所述触发器链通过直接内存访问单元与内存相连接。

可选地，在所述主电源恢复之后，所述内存将其中的内容读出，重新移位填充所有通用触发器，使其恢复失电前的内容。

可选地，所述处理器芯片适用于110nm～180nm之间的工艺。

与现有技术相比，本发明具有以下优点：

本发明抛开了对特殊标准单元的依赖，解决了芯片设计技术和芯片应用需求的矛盾，在未有技术支持的情况下，采用变通的设计方法来实现相同的目的，在这类芯片的应用上更有竞争力。

附图说明

本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显，其中：

图1-1为现有技术中由标准单元库提供的一个保持寄存器单元的示意图；

图1-2为现有技术中由标准单元库提供的一个电源开关单元的示意图；

图2为现有技术中的一个处理器芯片低功耗实现方式的示意图；

图3为现有技术中的一个处理器芯片低功耗设计的EDA工具的使用流程图；

图4为本发明一个实施例的处理器芯片低功耗实现方式的示意图；

图5为本发明一个实施例的处理器芯片低功耗设计的EDA工具的使用流程图。

具体实施方式

下面结合具体实施例和附图对本发明作进一步说明，在以下的描述中阐述了更多的细节以便于充分理解本发明，但是本发明显然能够以多种不同于此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下根据实际应用情况作类似推广、演绎，因此不应以此具体实施例的内容限制本发明的保护范围。

处理器芯片的实施例

图4为本发明一个实施例的处理器芯片低功耗实现方式的示意图；图5为本发明一个实施例的处理器芯片低功耗设计的EDA工具的使用流程图。请结合图4和图5来理解，该处理器芯片可以包括：多个触发器链401、一个或多个组合电路403以及内存405。其中，触发器链401是在图5中的自动测试综合步骤中借用自动测试综合（DFTC）工具生成，每个触发器链401分别包括连接成串行移位模式的多个通用触发器402。一个或多个组合电路403间隔连接于多个触发器链401之间，组合电路403和触发器链401均连接到同一主电源，该主电源为可开关电源。内存405通过直接内存访问（DMA）单元（未图示）分别与多个触发器链401相连接，内存405连接到一常开电源而始终有电。经过低功耗设计的该处理器芯片能够降低芯片静态总电流，节约功耗。

该处理器芯片的工作过程如下：

步骤1：在主电源关闭之前，触发器链401将所有通用触发器402中的内容通过移位输出方式送出并直接写到内存405里。

步骤2：关闭除了内存405以外的所有电路的电源，包括触发器链401和组合电路403的电源，即需要关闭上述主电源。因为主电源和该主电源上的负载是静态耗电的主要部分，关闭电源更有效降低芯片总电流。而主电源关闭后，各通用触发器402即失电，故需要在前一步骤把所有通用触发器402中的内容保存到内存405里。

步骤3：当主电源恢复开启后，内存405再将其中的内容读出，重新移位填充所有通用触发器402，使其恢复失电前的内容，且该内存405不失电。

在本实施例中，该组合电路403可以包括与门电路、或门电路、非门电路、与非门电路以及异或门电路中的一种或者多种。而该处理器芯片适用于90nm以上的低端工艺，如110nm～180nm之间的工艺，无需保持寄存器单元和电源开关单元等特殊标准单元的支持。另外本发明无需涉及其他EDA工具，只需在其中一个EDA工具上多一步骤即可。

可见，本发明抛开了对标准单元库中的两类特殊标准单元的依赖，只需采用通用触发器而不是保持触发器就可以形成触发器链，实现本发明的技术方案。

处理器芯片的低功耗设计的方法实施例

本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且选择性地省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，本实施例不再重复赘述。

请还是结合图4和图5来理解，本实施例的处理器芯片的低功耗设计的方法，依次包括：寄存器传输级设计步骤、逻辑综合步骤、自动测试综合步骤、一次静态形式验证步骤、一次静态时序验证步骤、自动布局布线步骤、二次静态形式验证步骤、二次静态时序验证步骤、静态功耗验证步骤、动态功耗验证步骤、动态功能验证步骤、流片步骤以及自动测试激励生成步骤。

其中，在自动测试综合步骤中，只需要借助自动测试综合工具生成多个（串行移位）触发器链401。每个触发器链401分别包括连接成串行移位模式的多个通用触发器402，多个触发器链401通过直接内存访问单元与内存405相连接。经过低功耗设计的该处理器芯片能够降低芯片静态总电流，节约功耗。

在本实施例中，在主电源关闭之前，触发器链401通过移位输出方式将所有通用触发器402中的内容送出并直接写到内存405里。然后关闭除了内存405以外的所有电路的电源。最后在主电源恢复之后，内存405将其中的内容读出，重新移位填充所有通用触发器402，使其恢复失电前的内容。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本发明权利要求所界定的保护范围之内。

Claims

1.一种处理器芯片，包括：

多个触发器链（401），由自动测试综合工具生成，每个所述触发器链（401）分别包括连接成串行移位模式的多个通用触发器（402）；

一个或多个组合电路（403），间隔连接于多个所述触发器链（401）之间，所述组合电路（403）和所述触发器链（401）均连接到同一主电源，所述主电源为可开关电源；

内存（405），通过直接内存访问单元分别与多个所述触发器链（401）相连接，所述内存（405）连接到一常开电源而始终有电。

2.根据权利要求1所述的处理器芯片，其特征在于，在所述主电源关闭之前，所述触发器链（401）通过移位输出方式将所有通用触发器（402）中的内容送出并直接写到所述内存（405）里。

3.根据权利要求1所述的处理器芯片，其特征在于，所述组合电路（403）包括与门电路、或门电路、非门电路、与非门电路以及异或门电路中的一种或者多种。

4.根据权利要求1所述的处理器芯片，其特征在于，所述处理器芯片适用于110nm～180nm之间的工艺。

5.一种如权利要求1所述的处理器芯片的低功耗设计的方法，依次包括：寄存器传输级设计步骤、逻辑综合步骤、自动测试综合步骤、一次静态形式验证步骤、一次静态时序验证步骤、自动布局布线步骤、二次静态形式验证步骤、二次静态时序验证步骤、静态功耗验证步骤、动态功耗验证步骤、动态功能验证步骤、流片步骤以及自动测试激励生成步骤；

其中，在所述自动测试综合步骤中，借用自动测试综合工具生成多个触发器链（401），每个所述触发器链（401）分别包括连接成串行移位模式的多个通用触发器（402），多个所述触发器链（401）通过直接内存访问单元与内存（405）相连接。

6.根据权利要求5所述的方法，其特征在于，在所述主电源关闭之前，所述触发器链（401）通过移位输出方式将所有通用触发器（402）中的内容送出并直接写到所述内存（405）里。

7.根据权利要求6所述的方法，其特征在于，在所述主电源恢复之后，所述内存（405）将其中的内容读出，重新移位填充所有通用触发器（402），使其恢复失电前的内容。

8.根据权利要求5所述的方法，其特征在于，所述组合电路（403）包括与门电路、或门电路、非门电路、与非门电路以及异或门电路中的一种或者多种。

9.根据权利要求5所述的方法，其特征在于，所述处理器芯片适用于110nm～180nm之间的工艺。