CN103474477A - 具有物理操作检测器及校正器的半导体元件 - Google Patents

Abstract

本发明提供一种具有物理操作检测器及校正器的半导体元件，包括第一固态老化元件(SSAD)单元及第二固态老化元件单元。第一固态老化元件单元具有至少一个第一晶体管，其第一基底及第一浮动栅极之间具有第一介电层。第二固态老化元件单元具有至少一个第二晶体管，其第二基底及第二浮动栅极之间具有第二介电层。第二介电层较厚于第一介电层。

Description

具有物理操作检测器及校正器的半导体元件

技术领域

本发明提供一种用于老化元件的半导体元件，且还特别是一种关于应用于固态老化元件(Solid-State Aging Devices，SSAD)的具有物理操作检测器及校正器的半导体元件。

背景技术

近来，免用电池的电子计时器，逐渐增加其应用在各种用途上。通常，SSAD单元包括用于控制逾期的电路，称之为整合型无电池电子计时器(integrated circuit of a battery-less electronic timer，IBLET)。控制逾期的基本概念，在于抑制因不明的电荷流失所造成的计时错误，如图1至图4所示。图1至图4为现有计时器机构的示意图。图1至图4中，使用三个测时单元(A)、(B)以及(C)来说明上述概念。三个测时单元的生命周期(到关闭为止的时间)(A)、(B)以及(C)分别代表短期、中期以及长期。进一步来说，这三个测时单元以并联方式电性连接于两个终端(以终端-1及终端-2来表示)之间。这些测时单元中的电流随着测时单元的生命周期依序归零。

在如图1所示的初始状态中，电流流经终端间的全部测时单元。三个测时单元中具有最短生命周期(A)的测时单元因时间推移首先逾期，在电流流经剩下的中生命周期(B)及长生命周期(C)测时单元同时，流经最短生命周期(A)的电流归零，如图2所示。由于测时单元随着时间推移也依序逾期，逐渐地，将电流只流经具有最长生命周期(C)的测时单元，如图3所示。当具有最长生命周期(C)的测时单元逾期时，流经终端-1及终端-2的电流将归零，也代表终端-1及终端-2之间的电性连接被终止，如图4所示。也就是说，终端间电力的电性连接状态，取决在以并联方式电性连接于终端-1及终端-2之间的测时单元中具有最长生命周期的测时单元。

测时单元可使用SSAD结构来制成。然而，SSAD结构的老化性质可因SSAD的物理变动(例如温度或其他要素)而改变。所述物理变动却经常导致错误的产生。

以上所述为现有技术，然而，不应解释为对本发明中任何部分认可的知识。另外，本申请案中任何所引用或标示的文件，不代表所述文件为本发明认可的先前技术，也或为一般对本领域通常知识部分的参考。

发明内容

本发明实施例提供一种具有物理操作检测器及校正器的半导体元件，其可对测时单元对应所经过的时间来进行校正。

本发明的一实施例提供一种半导体元件，包括第一半导体基底及第二半导体基底，其中，具有第一厚度的第一介电层形成在第一半导体基底的第一表面上方。第一浮动栅极形成在第一介电层上方。第一源极扩散区及第一漏极扩散区分别形成在第一半导体基底的第一表面上方的第一浮动栅极的两侧。第一控制栅极形成在第一半导体基底的第一表面外部，所述第一半导体基底上方制造有第一源极扩散区及第一漏极扩散区。第一源极扩散区、第一漏极扩散区、第一浮动栅极以及第一控制栅极扩散区是作为第一晶体管的部件所用。具有第二厚度的第二介电层形成在第二半导体基底的第二表面上方，其中第二厚度大于第一介电层。第二浮动栅极形成在第二介电层上方。第二源极扩散区及第二漏极扩散区分别形成在第二半导体基底的第二表面上方的第二浮动栅极的两侧。将第二控制栅极形成在第二半导体基底的第二表面外部，所述第二半导体基底上方制造有第二源极扩散区及第二漏极扩散区。其中第二源极扩散区、第二漏极扩散区、第二浮动栅极以及第二控制栅极扩散区是作为第二晶体管的部件所用。将共用字符线电性连接到第一控制栅极扩散区及第二控制栅极扩散区。

本发明的一实施例提供一种半导体元件，包括第一SSAD单元及第二SSAD单元。第一SSAD单元包括至少一个第一晶体管。第一晶体管包括位于第一基底中的第一源极扩散区及第一漏极扩散区。第一浮动栅极形成在第一基底上方。第一控制栅极从第一源极扩散区及第一漏极扩散区分离，并形成在第一基底的表面上方。具有第一厚度的第一介电层位于第一基底与第一浮动栅极之间。第二SSAD单元包括至少一个第二晶体管。第二晶体管包括位于第二基底中的第二源极扩散区及第二漏极扩散区。第二浮动栅极形成在第二基底上方。第二控制栅极从第二源极扩散区及第二漏极扩散区分离，并形成在第二基底的表面上方。具有第二厚度的第二介电层位于第二半导体基底与第二浮动栅极之间，且第二厚度大于第一厚度。将共用字符线电性连接到第一控制栅极及第二控制栅极。

本发明的一实施例提供一种半导体元件的操作检测校正方法。所述半导体元件包括：第一SSAD(固态老化元件)单元及第二SSAD单元，第一SSAD单元(SSAD1)具有至少一个第一晶体管，第一晶体管在第一基底与第一浮动栅极之间具有第一介电层，以及第二SSAD单元(SSAD2)具有至少一个第二晶体管，第二晶体管在第二基底与第二浮动栅极之间具有第二介电层，其中第二介电层较厚于第一介电层。所述操作检测校正方法包括：进行初始步骤，以获得第一晶体管的第一初始临界电压及第二晶体管的第二初始临界电压；检测物理操作是否已进行，其中第一初始临界电压的第一临界电压飘移及第二初始临界电压的第二临界电压飘移经测量并转换为第一读取时间及第二读取时间，且如果第一读取时间及第二读取时间之间的偏差大于允许时间误差，将视为已检测到物理操作；以及已检测到物理操作时，调校控制电压以重复施加到第一浮动栅极以及第二浮动栅极的共用字符线，直到第一读取时间及第二读取时间之间的偏差小于允许时间误差，以校正第一读取时间及第二读取时间。

若干例示性实施例将配合附图来更详细描述本发明所公开内容。

然而，应理解本发明内容可能不包括本发明所有态样及实施例，也不会限制本发明于任何态样或实施例，且所属技术领域中具有通常知识者将可依照本文所公开的本发明理解到其可能的加强与改良方法。

附图说明

为让本发明更明显易懂，下文特举多个实施例，并配合附图，作详细说明如下。附图所示出的实施例将配合其说明以阐述本发明的概念。

图1至图4为现有计时器机构的示意图；

图5A为根据本发明实施例中一种SSAD结构的测时单元的立体图；

图5B为图5A中SSAD结构的测时单元于剖面线I-I的剖面图；

图5C为图5A中SSAD结构的测时单元于剖面线II-II的剖面图；

图6为图5C中隔离结构的剖面图；

图7为图5C中隔离结构的剖面图；

图8为本发明实施例中一种临界电压(Vt)偏移与经历时间的关系的示意图；

图9为本发明实施例中一种当测时单元上进行物理操作后，临界电压(Vt)偏移与经历时间的关系的示意图；

图10为本发明实施例中一种当测时单元上进行物理操作后，临界电压(Vt)偏移与经历时间的关系的示意图；

图11为本发明实施例中一种由SSAD组成的装置结构的剖面图；

图12为本发明实施例中一种SSAD等效电路的电路图；

图13为本发明实施例中一种在使用两个不同厚度的介电层时，临界电压(Vt)偏移与经历时间的关系的示意图；

图14为本发明实施例中一种当两个测时单元进行物理操作后，临界电压(Vt)偏移与经历时间的关系的示意图；

图15为本发明实施例中一种当物理操作加速读取时间的机制的示意图；

图16为本发明实施例中一种当物理操作延迟读取时间的机制的示意图；

图17为根据本发明实施例中一种初始程序的流程图；

图18为根据本发明实施例中一种检测物理操作是否已进行的程序图；

图19为根据本发明实施例中一种校正受操作的经历时间的机制的程序图；

图20至图28为根据本发明实施例中一种在检测到物理操作后，在施加偏差校正时，Vt偏移与经历时间的关系的示意图；

图29为根据本发明实施例中一种具有SSAD1及SSAD2的半导体元件的操作检测校正方法的流程图；

图30为根据本发明实施例中一种SSAD装置结构的剖面图；

图31为根据本发明实施例中一种SSAD装置结构的剖面图；

图32为根据本发明实施例中一种由SSAD1组成的等效电路的电路图；

图33为根据本发明实施例中一种由SSAD2组成的等效电路的电路图；

图34为根据本发明实施例中一种由SSAD1及SSAD2组成的IBLET电路的电路图；

图35为根据本发明实施例中一种由SSAD1及SSAD2组成的IBLET电路的电路图；

图36为根据本发明实施例中一种由SSAD1及SSAD2组成的IBLET电路的电路图；

图37为根据本发明实施例中一种具有IBLET的芯片结构布置的示意图；

图38为根据本发明实施例中一种具有IBLET单元的芯片结构布置的示意图；

图39为根据本发明实施例中一种具有IBLET单元的芯片结构布置的示意图；

图40为根据本发明实施例中一种具有IBLET单元的芯片结构布置的示意图。

附图标记说明：

100、100’：基底；

100a：基底/其它部分；

102、102’：源极扩散区；

104、104’：漏极扩散区；

106：浮动栅极；

108、108’：控制栅极；

110、110a、110b：介电层；

112、112’：隔离结构；

200、202：期间；

250、260：晶体管；

300、302、304、310、312、314、330、332、334、336、338：并联电路部件；

400、420、430：芯片；

402、404、406、414、416、422：功能块；

408：IBLET单元；

410：操作检测/校正单元；

414：操作检测单元；

416：操作校正单元；

S100、S102、S104、S106、S108、S110、S112、S114、S116、S100、S202、S204、S206、S208、S210、S212、S214、S216、S218、S220、S222、S224、S226、S228、S230、S232、S232、S234、S236、S238、S240、S242、S244、S246、S300、S302、S304、：步骤；

a₁、a₂：厚度。

具体实施方式

本发明在说明应用IBLET装置的半导体元件前，将先行说明SSAD的测时单元结构。

图5A为根据本发明实施例中一种SSAD结构的测时单元的立体图。图5B为图5A中SSAD结构的测时单元于剖面线I-I的剖面图。图5C为图5A中SSAD结构的测时单元于剖面线II-II的剖面图。

图5A至图5C中，示出有SSAD结构的测时单元的透视图。所述测时单元，即为SSAD的基本结构所形成的实施例，其也可为IBLET装置所采用。实施例中基本结构的测时单元，包括半导体基底的基底100。如图5C中的详细绘示，基底100通过隔离结构112而分离成两个部分，其中一个部分用于形成具有浮动栅极(FG)106的晶体管的基本结构，而基底100的其他部分100a则用于形成控制栅极(CG)108。在基底100之中形成源极扩散区102及漏极扩散区104。在基底100及/或其他部分100a的表面上方形成介电层110。在介电层110上方形成浮动栅极106，使源极扩散区102及漏极扩散区104存在浮动栅极106的两侧。浮动栅极106为一种条状层，延伸在基底100及/或其他部分100a上方。控制栅极108作为扩散层形成在基底100a上方。

本范例中，浮动栅极106与基底100之间以及浮动栅极106与控制栅极108之间，具有相同厚度的介电层110。

隔离结构112可以不同方式来达成。图6为图5C中隔离结构的剖面图。图6中，隔离结构112为可从控制栅极108隔离出源极/漏极扩散区102/104的浅渠沟隔离(shallow trench isolation，STI)。图7为图5C中隔离结构的剖面图。图7中，隔离结构112为从控制栅极108隔离出源极/漏极扩散区102/104的局部氧化硅(local oxidation of silicon，LOCOS)。而更进一步如图5A所示，如果源极/漏极扩散区102/104与控制栅极108的扩散区之间的分离距离够大，即可达到隔离的功效。

以下将说明测时单元中经历时间与晶体管的临界电压之间的关系。图8为本发明实施例中一种临界电压(Vt)偏移与经历时间的关系的示意图。

图8中，理论上测时单元中晶体管的临界电压(Vt)将随时间而增加。而经历时间则可通过测量Vt偏移来获得。

然而，物理操作可改变所述两者关系。图9为本发明实施例中一种当测时单元上进行物理操作后，临界电压(Vt)偏移与经历时间的关系的示意图。物理操作可采用各种要素，例如，热能、电磁场、辐射或未知的物理效果来达成。进行物理操作时，临界电压相对于经历时间的关系线的斜率也随之改变。在本实施例中，在期间200进行例如加速(acceleration)的物理操作时，临界电压的斜度随之增加。与图8中正确的经历时间相比，可发现临界电压(Vt)偏移在同样总量下其速度得以增加。

图10为本发明实施例中一种当测时单元上进行物理操作后，临界电压(Vt)偏移与经历时间的关系的示意图。在图10的实施例中，在期间202进行例如延迟(delay)的物理操作时，临界电压的斜度随之增加。与图8中正确的经历时间相比，可发现临界电压(Vt)偏移在同样总量下其速度得以减缓。

从图9及图10中可见，经历时间会因为物理操作而加速或减速。因此必须进行校正直到其回复至正确的经历时间。

图11为本发明实施例中一种由SSAD组成的装置结构的剖面图。图11中，根据图5A至图5C中的结构提供一种由两个具有不同厚度的介电层的测时单元所组成的SSAD，其可使该些测时单元的不同晶体管具有不同的临界电压。

其中，一个晶体管250包括基底100、隔离结构112以及位于基底表面上方的介电层110a，其上方制造有浮动栅极106。介电层110a的厚度为a₁。另一个晶体管260包括基底100′、隔离结构112′以及位于基底表面上方的介电层110b，其上方制造有浮动栅极106。在制造过程中，基底100与基底100′可为晶圆上的同一个基底。然而，分别制造的晶体管250及晶体管260可不具有共同基底。

共同字符线WL可将操作电压施加到图5A中的控制栅极。值得注意的是，介电层110b的厚度为a₂，且此厚度大于厚度a₁。换句话说，在至少两个测时单元当中，该些介电层将具有不同厚度。不同的厚度可导致两条Vt-偏移关系线具有不同的斜率。

图12为本发明实施例中一种SSAD等效电路的电路图。图12中，SSAD在电路结构上可分为两个群组的测时单元。测时单元的第一群组由多个晶体管250所形成，并以并联方式电性连接到与源极扩散区S电性连接的终端-1以及与漏极扩散区D电性连接的终端-2。晶体管250具有厚度为a₁的介电层。晶体管250的范例可如图5A至5C图中所示。同样地，测时单元的第二群组由多个晶体管260所形成，并以并联方式电性连接到与源极扩散区S电性连接的终端-3以及与漏极扩散区D电性连接的终端-4。晶体管260具有厚度为a₂的介电层。值得注意的是，厚度a₂是大于厚度a₁。

图13为本发明实施例中一种在使用两个不同厚度的介电层时，临界电压(Vt)偏移与经历时间的关系的示意图。根据所述的两种晶体管250及260，Vt偏移对经历时间的关系可以两条不同斜率(dVt/dt)的线来表示。晶体管250的介电层的厚度为a₁的线具有较大斜率，而晶体管260的介电层厚度为a₂的线具有较小斜率。

图14为本发明实施例中一种当两个测时单元进行物理操作后，临界电压(Vt)偏移与经历时间的关系的示意图。同样在图9中，可在操作时间ε_m内同时对晶体管250及260进行操作。如图15所示，从这些线所读取的经历时间，虽在同时间被加速，却得出不同的两条线。

如图11及图12所示，如果IBELT是通过物理操作来操作，则组成此IBELT的SSAD1及SSAD2将同时受到操作。以图15为范例来进一步说明，SSAD1及SSAD2两者将在同一时间点受到物理操作而加速。但由于SSAD1及SSAD2的通道介电厚度不同，所以读取到的时间也会不同。SSAD1的读取时间(t₁)与SSAD2的读取时间(t₂)之间的误差，可由以下方程式来计算：

$\left(1\right),t_1-t_2={\mathrm{\ϵ}}_m\mathrm{\Δ}{E}_{F0}\frac{1}{2\mathrm{\α}\sqrt{{\mathrm{\φ}}_B-E_{F0}}}(\frac{1}{a_1}-\frac{1}{a_2}),$

其中，φ_B为介电层的障碍高度、E_F0为浮动栅极的费米能阶以及ΔE_F0为物理操作所造成的费米能阶改变。关于α的说明，请见下文。图15中，示出有t₁、t₂以及t₀之间的关系，其中t₀为未受物理操作的读取时间。注意在加速状况下，当a₁＜a₂时t₂＜t₁＜t₀。以图16为范例来进一步说明，当a₁＜a₂时SSAD1及SSAD2两者将在同一时间点受到物理操作而延迟。注意此时t₀＜t₁＜t₂。

如果SSAD1及SSAD2两者在同一时间点受到加速，则当a₁＜a₂时t₂＜t₁＜t₀。如果SSAD1及SSAD2两者在同一时间点受到延迟，则当a₁＜a₂时t₀＜t₁＜t₂。上述特性在检测操作及校正受操作的经历时间时相当有用。

图15为本发明实施例中一种当物理操作加速读取时间的机制的示意图。图15中，当未进行物理操作时，分别对初始临界电压V_t10及V_t20进行测量，对所测量得的临界电压V_t1与V_t2来说，其结果理论上会得出相同的读取时间t₀。然而，受操作而加速时，厚度为a₁的线其读取时间降低至t₁，而厚度为a₂的线其读取时间降低至t₂。经历时间t₁及t₂较短于经历时间t₀。加速率是分别根据晶体管250及260的厚度a₁及a₂所得出。

图16为本发明实施例中一种当物理操作延迟读取时间的机制的示意图。图16中，分别根据晶体管250及260的厚度a₁及a₂操作经历时间使其延迟至t₁及t₂。以物理操作进行延迟时，经历时间t₁及t₂较长于经历时间t₀。

图15与图16中的问题在于读取时间需受校正以获得正确的时间。接下来的说明中，将根据图12的SSAD结构为例来说明其中一些程序。

首先可进行初始程序以获得临界电压及初始时间的点火条件(ignitioncondition)。而后关系图中的初始临界电压即可视为被归零。

图17为根据本发明实施例中一种初始程序的流程图。在图17的步骤S100中，共同字符线(WL)接收栅极电压Vg。步骤S102中，从共同字符线(WL)将栅极电压Vg施加到晶体管SSAD1的第一群组经过一段时间。步骤S104中，从共同字符线(WL)将栅极电压Vg施加到晶体管SSAD2的第二群组经过同一段时间。此处，注意步骤S102及步骤S104可同时进行。晶体管SSAD1的第一群组，在设计上介电层到栅极介电层的电容耦合比率为常数Cr时，所述介电层的厚度例如为a₁。晶体管SSAD2的第二群组，在设计上介电层到栅极介电层的电容耦合比率同样为常数Cr时，所述介电层的厚度例如为a₂。步骤S106与步骤S 108中，可对晶体管SSAD1与SSAD2的两个群组交互进行数次步骤S106的编程程序与步骤S108的抹除程序，例如各进行编程及抹除十次。此处较佳为以抹除作为该些步骤的结尾。之后，应使临界电压Vt趋于稳定。步骤S110中，当上个步骤以编程与抹除作为结尾后，晶体管的临界电压Vt可分别通过编程与抹除来完成初始化。如此一来，可获得SSAD1的初始化临界电压V_t10及SSAD2的初始化临界电压V_t20。步骤S112与步骤S114中，可输出并储存SSAD1的初始化临界电压V_t10及SSAD2的初始化临界电压V_t20。步骤S116中，完成初始程序。

图18为根据本发明实施例中一种检测物理操作是否已进行的程序图。在图18的步骤S200中，共同字符线(WL)接收栅极电压Vg。在此结构中，共同字符线(WL)电性连接到SSAD1及SSAD2的控制栅极，且SSAD1及SSAD2两者的介电层分别为，例如厚度为a₁及a₂的氧化层具有同样为常数Cr的电容耦合比率。参数a₁、a₂以及Cr的值为装置在设定阶段所预定的数值。步骤S202中，可先行设定允许误差，以便后续用于判断操作是否已进行。步骤S204中，将栅极电压Vg施加到SSAD1经过一段时间。步骤S206中，将栅极电压Vg施加到SSAD2经过同一段时间。范例中共同字符(WL)线所用的连接结构是将栅极电压Vg同时施加到SSAD1及SSAD2。步骤S208与步骤S210中，将初始化临界电压V_t10及V_t20输入以作为SSAD1及SSAD2的参考。步骤S212中，分别测量SSAD1及SSAD2的临界电压V_t1及V_t2。此处，将临界电压减去初始临界电压以获得Vt-偏移|ΔV_t1|及|ΔV_t2|，其中ΔV_t1＝V_t1-V_t10且ΔV_t2＝V_t2-V_t20。注意此处的V_t10及V_t20已在图17中定义。步骤S214中，在加速的情况下(如图15所示出)及延迟的情况下(如图16所示出)，可分别对SSAD1及SSAD2进行t₁及t₂的估算。步骤S216中，|t₁-t₂|的差值，例如是与步骤S202中的允许误差来比对。步骤S218中，将经历时间t₁及t₂输出以便后续于步骤S222中使用。实际上，步骤S202可在进行步骤S216之前的任何时间点完成。如果|t₁-t₂|小于步骤S216中的允许误差，则可断定未检测到外来的物理操作，并在步骤S220结束此程序。步骤S216中，如果|t₁-t₂|并非小于允许误差，则可视为已检测到物理操作。时间t₁及t₂将移至步骤S226中，并用于校正经历时间。步骤S224中，根据t₁及t₂来调校校正电压V_CGcrr，其可于同一时间点施加到SSAD1及SSAD2两者的控制栅极。

步骤S224中对于校正用电压的调校，可根据以下方程式(2)至(3)来完成，基于理论其为：

$\left(2\right),V_{{\mathrm{CG}}_{\mathrm{crr}}}\frac{2\mathrm{\α}}{{\mathrm{\ϵ}}_{\mathrm{crr}}}\frac{t_1-t_2}{q{C}_r}\frac{a_1{a}_2}{a_2-a_1}\sqrt{{\mathrm{\φ}}_B-E_{F0}},$

通常，

可以

计算出。时间t₁为SSAD1的已操作读取时间、时间t₂为SSAD2的已操作读取时间、厚度a₁为第一介电层的厚度、厚度a₂为第二介电层的厚度、m_tunnel为以独立的实验所取决的第一介电层及第二介电层的通道质量、q为基本电荷、C_r为每个晶体管栅极电容与每个栅极电容之间的电容耦合比率、ε_crr为预定校正时间以及h为普朗克常数除以2π。如此一来，V_CGcrr一般可以方程式(4)来表示：

$\left(4\right),V_{\mathrm{CGcrr}}=k\frac{t_1-t_2}{{\mathrm{\ϵ}}_{\mathrm{crr}}}\frac{a_1{a}_2}{a_2-a_1},$

其中k为比例常数。

继续图18中的步骤S224，进行校正程序。图19为根据本发明实施例中一种校正受操作的经历时间的机制的程序图。图19中，从图18中步骤S224开始，在步骤S226中将已调校电压V_CGcrr施加到共同字符线。步骤S228中，将电压V_CGcrr施加到SSAD1。步骤S230中，将电压V_CGcrr施加到SSAD2。如上所述，可于同一时间点将电压V_CGcrr施加到SSAD2及SSAD2。步骤S232与步骤S234中，分别输入初始化临界电压V_t10及V_t20。步骤S236中，测量SSAD1的临界电压V_t1及SSAD2的临界电压V_t2。步骤S238中，以校正效果再次估算时间t₁及t₂。校正效果将于以下图20至图28中说明。步骤S238中，更新读取时间t₁及t₂并在必要时于步骤S242中输出，以便在步骤S224重复使用。步骤S240中，如果|t₁-t₂|小于允许误差，则移至步骤S244以完成校正。然而，如果|t₁-t₂|并非小于允许误差，则在步骤S246中可断定校正未完成。重复进行此程序时，回到步骤S224。

图20至图23为根据本发明施例中一种在检测到加速操作后，于校正读取时间时，Vt偏移与经历时间的关系的示意图。图24为根据本发明实施例中一种在校正之后，Vt偏移与经历时间的关系的示意图。图25至图28为根据本发明实施例中一种在重复校正时，Vt偏移与经历时间的关系的示意图。

图20中，当加速操作被检测到时，则读取时间必须被延迟。一开始，校正动作被设定为部分延迟。电压V_CGcrr将于同一时间点施加到SSAD2及SSAD2的控制栅极。施加到控制栅极的栅极电压会导致部分校正。如此一来，当a1＜a2时t₁-t₂的差值将部分减少。从图19步骤S232及S234中所获得的初始化临界电压V_t10及初始化临界电压V_t20，分别测量出SSAD1及SSAD2两者的Vt-偏移。

t₁及t₂之间的偏差以及t₁及t₀之间的偏差与一开始的状态相比较小。然而，当t₁及t₂之间的偏差大于预定的允许误差时，应重复部分校正。当图21中再次进行部分校正后，t₁及t₂之间的偏差将变得更小，如图22所示。最后，图23中t₁及t₂之间的偏差将小于预定的允许误差。接着完成校正，此时t₁及t₂将同时并入t₀。如果部分校正受到过度延迟，如图25所示，t₂将大于t₁，同时t₁将大于t₀。这个情况与延迟操作的情况类似，且t₁及t₂数值的对比关系将会反转。由于V_CGcrr改变了正负号，校正作业将从部分延迟改变成部分加速，如方程式(2)所示，其中t₁-t₂为负数。根据方程式(2)，如果部分延迟为受控慢速抹除，则部分加速为受控慢速编程。根据方程式(2)，如果部分延迟为受控慢速编程，则部分加速为受控慢速抹除。图20至图28中所示出的Vt-偏移其定义为绝对值。如图26至图28所示，将重复校正t₁及t₂直到两者达到t₀，其中Vt-偏移与经历时间之间的关系将校正回理想的关系。

图29为根据本发明实施例中一种具有SSAD1及SSAD2的半导体元件的操作检测校正方法的流程图。图29中为实施例中所说明的一种包括有SSAD1及SSAD2的半导体元件。步骤S300中，在用于获得SSAD1及SSAD2的初始临界电压的初始步骤后，开始进行检测校正方法。步骤S302中，将检测物理操作是否已进行，其中第一及第二临界电压偏移将分别从第一及第二初始临界电压测得，并分别转换为第一及第二读取时间，且如果第一读取时间及第二读取时间之间的偏差大于允许误差，将视为已检测到物理操作。步骤S304中，所述方法也包括检测到物理操作时，由调校施加到共同字符线的控制电压来校正第一读取时间及第二读取时间。重复此校正直到第一读取时间及第二读取时间之间的偏差符合时间允许误差的范围。

本发明实施例中提供有校正受物理操作的读取时间的机制。图11及图12中的SSAD结构可作更进一步改良。图30为根据本发明实施例中一种SSAD装置结构的剖面图。如图6及图7中所提及，隔离结构112可为各种结构，其中STI及LOCOS为例示性所用的隔离结构。然而，如果源极扩散区102、102′与作为扩散区的控制栅极108、108′之间的分离距离够大，例如10微米，则可达到隔离结构的效果，且不需要加入例如STI及LOCOS等额外的隔离结构。基底100上方的长宽度表面(long width surface)可作为隔离结构的效果。

图31为根据本发明实施例中一种SSAD装置结构的剖面图。图31中，示出有另一种隔离结构的范例。包围控制栅极CG、108以及108′的P-N接面或N-P接面280也可用来将源极扩散区102及102′从控制栅极108及108′隔离出来。只要能够使用，所使用的隔离结构并无特别限制。

图32为根据本发明实施例中一种由SSAD1组成的等效电路的电路图。图32中，根据图12中结构的多个晶体管250互相以并联方式电性连接作为若干并联电路部件300、302以及304。然而，并联电路部件300、302以及304在终端-1及终端-2之间是以串联方式来电性连接，以作为晶体管SSAD1的群组所用。终端-1电性连接到源极区S，而终端-2电性连接到漏极区D。图33为根据本发明实施例中一种由SSAD2组成的等效电路的电路图。同样地，图33中，多个晶体管260互相以并联方式电性连接以作为若干并联电路部件310、312以及314。然而，并联电路部件310、312以及314在终端-3及终端-4之间是以串联方式电性连接，以作为SSAD2的晶体管的群组所用。终端-3电性连接到源极区S，而终端-4电性连接到漏极区D。

图34为根据本发明实施例中一种由SSAD1及SSAD2组成的IBLET电路的电路图。在IBLET结构的进一步扩充中，图32的SSAD1及图33的SSAD2，是由WL控制器所提供的共同字符线(WL)来电性连接。IBLET的整体结构包括具有不同介电层厚度的两个群组的SSAD晶体管。

图35为根据本发明实施例中一种由SSAD1及SSAD2组成的IBLET电路的电路图。另外，图35中，晶体管250在终端-1及终端-2之间以串联方式电性连接作为群组SSAD1所用。同样地，晶体管260在终端-3及终端-4之间以串联方式电性连接作为群组SSAD2所用。所有控制栅极皆以WL控制器的共同字符线WL来电性连接。

图36为根据本发明实施例中一种由SSAD1及SSAD2组成的IBLET电路的电路图。图36中，作为更进一步的改良，可选择并用串联方式与并联方式来电性连接所组成的混合电路。对SSAD1的群组来说，并联电路部件330及并联电路部件332中的各个晶体管是以串联方式电性连接于终端-1及终端-2之间。另外，并联电路部件330及并联电路部件330是以并联方式电性连接。对SSAD2的群组来说，并联电路部件334、并联电路部件336以及并联电路部件338中的各个晶体管是以串联方式电性连接于终端-3及终端-4之间。另外，并联电路部件334、并联电路部件336以及并联电路部件338是互相以并联方式电性连接。值得注意的是，SSAD1(330及/或332)串联链的数量及SSAD2(334、336及/或338)串联链的数量并无特别限制。

也就是说，SSAD1及SSAD2中测时单元的配置可视实际情况来改变。图30至图36中的实施例即为其范例。

进一步以芯片层面来考虑到IBLET时，芯片可包括IBLET单元、功能块、以及可整合成同一单元或是独立单元的操作检测单元及操作校正单元。

图37为根据本发明实施例中一种具有IBLET的芯片结构布置的示意图。图37的实施例采用单一的芯片400，其中整合有IBLET单元408、操作检测/校正单元410以及若干功能块402、404以及406。IBLET单元408具有如上述的以SSAD1及SSAD2群组所排列的测时装置。如果检测单元有检测到物理操作，则校正单元将进行经历时间的校正。在本范例中，具有操作检测功能及操作校正功能的操作检测/校正单元410是经整合成为单一电路单元。

图38为根据本发明实施例中一种具有IBLET单元的芯片结构布置的示意图。图38的芯片400与图37的芯片400类似，差别在图38的芯片400中操作检测/校正单元410被分离为两个单元：操作检测单元414及操作校正单元416。操作校正单元416电性连接到共同字符线(WL)。然而，操作检测单元414必须电性连接到IBLET单元408以从字符线处施加栅极电压。

图39为根据本发明实施例中一种具有IBLET单元的芯片结构布置的示意图。图39中，采用两个芯片420及来430实行所述电路。操作检测/校正单元410嵌入在芯片420外部的另一芯片430。芯片420包括功能块402、404、406、422以及IBLET单元408。

图40为根据本发明实施例中一种具有IBLET单元的芯片结构布置的示意图。图40中，类似于图39所示，采用两个芯片420及来430实行所述电路。然而，芯片430分别包括操作检测单元414及操作校正单元416。操作检测单元414及操作校正单元416通过字符线电性连接到IBLET单元408。

以上提供若干实施例以说明本发明。然而，本发明并不受限于该些特定实施例。本发明前述实施例具有前述所说明的优点，其中本发明各种版本并不须具齐前述所说明的优点。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (19)

1.一种半导体元件，其特征在于，包括：

第一半导体基底；

具有第一厚度的第一介电层，形成在该第一半导体基底的第一表面上方；

第一浮动栅极，形成于该第一介电层上方；

第一源极扩散区及第一漏极扩散区，分别形成于该第一半导体基底的该第一表面上方的该第一浮动栅极的两侧；

第一控制栅极扩散区，从该第一源极扩散区及该第一漏极扩散区分离并形成在该第一半导体的表面上方，其中该第一源极扩散区、该第一漏极扩散区、该第一浮动栅极以及该第一控制栅极扩散区是作为第一晶体管的部件；

第二半导体基底；

具有第二厚度的第二介电层，形成于该第二半导体基底的第二表面上方，其中该第二厚度大于该第一厚度；

第二浮动栅极，形成在该第二介电层上方；

第二源极扩散区及第二漏极扩散区，分别形成于该第二半导体基底的该第二表面上方的该第二浮动栅极的两侧；

第二控制栅极扩散区，从该第二源极扩散区及该第二漏极扩散区分离并形成在该第二半导体的表面上方，其中该第二源极扩散区、该第二漏极扩散区、该第二浮动栅极以及该第二控制栅极扩散区是作为第二晶体管的部件；以及

共用字符线，电性连接到该第一控制栅极扩散区及该第二控制栅极扩散区。

2.根据权利要求1所述的半导体元件，其特征在于，以多个该第一晶体管来形成第一固态老化元件单元，且以多个该第二晶体管来形成第二固态老化元件单元。

3.根据权利要求2所述的半导体元件，其特征在于，该第一固态老化元件单元的所述第一晶体管是以串联、并联或混合串联与并联方式来电性连接，且该第二固态老化元件单元的所述第二晶体管是以串联、并联或混合串联与并联方式来电性连接。

4.根据权利要求1所述的半导体元件，其特征在于，该第一半导体基底及该第二半导体基底为共用基底或分别的两个基底。

5.根据权利要求1所述的半导体元件，其特征在于，该第一介电层也位于该第一控制栅极扩散区及该第一浮动栅极之间，且该第二介电层也位于该第二控制栅极扩散区及该第二浮动栅极之间。

6.一种半导体元件，其特征在于，包括：

第一固态老化元件单元，包括至少一个第一晶体管，其中该第一晶体管包括：

第一源极扩散区及第一漏极扩散区，位于第一基底之中；

第一浮动栅极，位于该第一基底上方；以及

第一控制栅极，从该第一源极扩散区及该第一漏极扩散区分离，位于该第一基底的表面上方。

其中具有第一厚度的第一介电层位于该第一基底与该第一浮动栅极之间；

第二固态老化元件单元，包括至少一个第二晶体管，其中该第二晶体管包括：

第二源极扩散区及第二漏极扩散区，位于第二基底之中；

第二浮动栅极，位于该第二基底上方；以及

第二控制栅极，从该第二源极扩散区及该第二漏极扩散区分离，位于该第二基底的表面上方。

其中具有第二厚度的第二介电层位于该第二半导体基底与该第二浮动栅极之间，且该第二厚度大于该第一厚度；以及

共用字符线，电性连接到该第一控制栅极及该第二控制栅极。

7.根据权利要求6所述的半导体元件，该第一固态老化元件单元包括多个该第一晶体管，且该第二固态老化元件单元包括多个该第二晶体管。

8.根据权利要求7所述的半导体元件，该第一固态老化元件单元的所述第一晶体管是以串联、并联或混合串联与并联方式来电性连接，且该第二固态老化元件单元的所述第二晶体管是以串联、并联或混合串联与并联方式来电性连接。

9.根据权利要求6所述的半导体元件，其特征在于，该第一基底及该第二基底为共用基底或分别的两个基底。

10.根据权利要求6所述的半导体元件，其特征在于，该第一介电层也位于该第一控制栅极及该第一浮动栅极之间，且该第二介电层也位于该第二控制栅极及该第二浮动栅极之间。

11.根据权利要求6所述的半导体元件，其特征在于，该第一固态老化元件单元与该第二固态老化元件单元为IBLET单元的部件，其中该半导体元件还包括：

操作检测电路单元，电性连接到该IBLET单元以检测物理操作是否已进行，其中第一初始临界电压测得的第一临界电压偏移及第二初始临界电压测得的第二临界电压偏移将转换为第一读取时间及第二读取时间，且如果该第一读取时间及该第二读取时间之间的偏差大于允许误差，则视为已检测到该物理操作；以及

操作校正电路单元，电性连接到IBLET单元，当已检测到该物理操作时，调校控制电压以重复施加到该共用字符线，直到该第一读取时间及该第二读取时间之间的该偏差小于该允许误差，以校正该第一读取时间及该第二读取时间。

12.根据权利要求11所述的半导体元件，其特征在于，将该操作检测电路单元及该操作校正电路单元整合为外部芯片，该外部芯片位于具有该IBLET单元的电路芯片之外，并电性连接到该IBLET单元的该共用字符线。

13.根据权利要求11所述的半导体元件，其特征在于，将该操作检测电路单元及该操作校正电路单元整合为外部电路单元，该外部电路单元位于具有该IBLET单元的电路芯片之中，并通过该共用字符线电性连接到该IBLET单元。

14.根据权利要求11所述的半导体元件，其特征在于，该操作检测电路单元及该操作校正电路单元分别电性连接到该IBLET单元。

15.一种半导体元件的操作检测校正方法，其特征在于，其中该半导体元件包括：第一固态老化元件单元及第二固态老化元件单元，该第一固态老化元件单元具有至少一个第一晶体管，该第一晶体管在第一基底与第一浮动栅极具有第一介电层，以及该第二固态老化元件单元具有至少一个第二晶体管，该第二晶体管在第二基底与第二浮动栅极具有第二介电层，其中该第二介电层较厚于该第一介电层，该操作检测校正方法包括：

进行初始步骤，以获得该第一晶体管的第一初始临界电压及该第二晶体管的第二初始临界电压；

检测物理操作是否已进行，其中从该第一初始临界电压测得的第一临界电压偏移以及从该第二初始临界电压测得的第二临界电压偏移将转换为第一读取时间及第二读取时间，且如果该第一读取时间及该第二读取时间之间的偏差大于允许误差，将视为已检测到该物理操作；以及

当已检测到该物理操作时，调校控制电压以重复施加到电性连接到该第一固态老化元件单元及该第二固态老化元件单元的控制栅极的共用字符线，直到该第一读取时间及该第二读取时间之间的该偏差小于该允许误差，藉以校正该第一读取时间及该第二读取时间。

16.根据权利要求15所述的半导体元件的操作检测校正方法，其特征在于，所述初始步骤包括：

将预定控制栅极电压施加到该共用字符线；

对该第一浮动栅极及该第二浮动栅极重复进行编程程序及抹除程序；

读取该第一晶体管的该第一初始临界电压及该第二晶体管的该第二初始临界电压；

将该第一临界电压及该第二临界电压分别存储为该第一初始临界电压及该第二初始临界电压。

17.根据权利要求15所述的半导体元件的操作检测校正方法，其特征在于，所述检测物理操作是否已进行的步骤包括：

将预定控制栅极电压施加到该共用字符线；

测量该第一临界电压及该第二临界电压；

将该第一临界电压及该第二临界电压与该第一初始临界电压及该第二初始临界电压比对以获得该第一临界电压偏移及该第二临界电压偏移；

根据先前测量所得的临界电压的特性及经历时间，以获得该第一读取时间及该第二读取时间；

将该第一读取时间及该第二读取时间之间的该偏差与该允许误差比对；

当该偏差小于允许误差时，结束物理操作的检测；以及

当该偏差不小于允许误差时，将该物理操作标记为已检测到。

18.根据权利要求15所述的半导体元件的操作检测校正方法，其特征在于，所述校正该第一读取时间及该第二读取时间的步骤中，当调校该控制电压时，该控制电压是以V_CGcrr来表示且根据以下关系来调校：

$V_{\mathrm{CGcrr}}=k\frac{t_1-t_2}{{\mathrm{\ϵ}}_{\mathrm{crr}}}\frac{a_1{a}_2}{a_2-a_1},$

其中k为常数、t₁为该第一读取时间、t₂为该第二读取时间、a₁为该第一介电层的第一厚度、a₂为该第二介电层的第二厚度以及ε_crr为校正时的预定校正时间。

19.根据权利要求15所述的半导体元件的操作检测校正方法，其特征在于，所述校正该第一读取时间及该第二读取时间的步骤包括：

将该已校正控制电压施加到该共用字符线；

测量该第一临界电压及该第二临界电压；

将该第一临界电压及该第二临界电压与该第一初始临界电压及该第二初始临界电压比对以获得该第一临界电压偏移及该第二临界电压偏移；

根据先前测量所得的临界电压的特性及经历时间，以获得该第一读取时间及该第二读取时间；

将该第一读取时间及该第二读取时间之间的偏差与该允许误差比对；

当该偏差不小于该允许误差时，重复先前施加该已调校的控制电压的步骤直到该偏差小于该允许误差。

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