CN103456722B - 闩锁周全以硅控整流器为基础的设备 - Google Patents
闩锁周全以硅控整流器为基础的设备 Download PDFInfo
- Publication number
- CN103456722B CN103456722B CN201310208424.2A CN201310208424A CN103456722B CN 103456722 B CN103456722 B CN 103456722B CN 201310208424 A CN201310208424 A CN 201310208424A CN 103456722 B CN103456722 B CN 103456722B
- Authority
- CN
- China
- Prior art keywords
- regions
- thyristor
- well areas
- equipment
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 18
- 230000005611 electricity Effects 0.000 claims description 7
- 230000008878 coupling Effects 0.000 abstract description 2
- 238000010168 coupling process Methods 0.000 abstract description 2
- 238000005859 coupling reaction Methods 0.000 abstract description 2
- 230000003068 static effect Effects 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本揭露是一种闩锁周全以硅控整流器为基础的设备。实施例包含:提供在硅控整流器的基底中的第一N+区域和第一P+区域;提供在该基底中接近该第一N+和P+区域的第一和第二n井区域;提供在该第一n井区域中的第二N+区域,以及在该第二n井区域中的第二P+区域;以及耦合该第一N+和P+区域至接地轨、该第二N+区域至电源轨、以及该第二P+区域至输入/输出垫。
Description
技术领域
本揭露是关于硅控整流器(silicon control rectifier,SCR)设备。具体地,本揭露可应用于以硅控整流器为基础的静电放电(electrostatic discharge,ESD)保护设备。
背景技术
图1示意地说明传统的以硅控整流器为基础的静电放电保护设备。如图所示,图1中的设备包含具有p井(well)区域103和n井区域105的基底101,以及在p井区域103和n井区域105之间的浅沟渠隔离(shallow trench isolation,STI)区域107。如图所描绘,p井区域103包含P+区域109以及耦合至接地轨113(例如,VSS)的N+区域111,且n井区域105包含P+区域115以及耦合至输入/输出垫119的N+区域117。一般而言,以硅控整流器为基础的静电放电保护设备提供周全静电放电性能和小型化尺寸。然而,典型的以硅控整流器为基础的静电放电保护设备遭受到闩锁问题的困扰。举例来说,静电放电事件(例如,由输入/输出垫119至接地轨113)可于n井区域105和基底101诱导逆向崩溃(reverse breakdown)。若有足够的电荷以维持寄生PNP和NPN结构,可能出现闩锁路径121,导致与电路(例如,以硅控整流器为基础的设备所要保护的电路)的正常运作有关的破坏或者甚至由于过量电流使电路损毁。
图2示意地说明传统的以硅控整流器为基础的静电放电保护设备在静电放电情况下的特性。如图所示,在图表201中,一旦达到触发电压(Vt),以硅控整流器为基础的静电放电保护设备将急速恢复至保持电压(Vh)(例如,用以维持寄生PNP和NPN结构)。此外,如图所描绘,传统的以硅控整流器为基础的静电放电保护设备具有高触发电压(例如,Vt1~10V)、低触发电流(例如,It1~mA)、以及低保持电压(例如,Vh~2V)。因此,传统的以硅控整流器为基础的静电放电保护无法适当地提供保护来避免闩锁事件(例如,短暂的静电放电所引起的闩锁、静态闩锁测试等)。尽管闩锁问题可通过增加硅控整流器的p-n接面空间以及串联硅控整流器来增加硅控整流器的保持电压(Vh)而减少,这样的方式实质上耗费了比所需要的更多的设备/芯片面积,导致对于较大设备/芯片尺寸的需求。
因此,存在着有效的闩锁周全以硅控整流器为基础的设备以及其方法的需求。
发明内容
本揭露的一方面是一种用于实现闩锁周全以硅控整流器为基础的设备的方法。
本揭露的另一方面是一种闩锁周全以硅控整流器为基础的设备。
本揭露的附加的方面或其它特征将于下列叙述中阐明,且一部分通过审查以下内容或由实践本揭露中学习之后,对于本技术领域技术人员变得显而易见。如所附的权利要求书所特别指出者,本揭露的优点可被理解及获得。
根据本揭露,部分的技术功效可通过方法中一部分来达成,该方法包含:提供在硅控整流器的基底中的第一N+区域和第一P+区域;提供在该基底中接近该第一N+和P+区域的第一和第二n井区域;提供在该第一n井区域中的第二N+区域,以及在该第二n井区域中的第二P+区域;以及耦合该第一N+和P+区域至接地轨、该第二N+区域至电源轨、以及该第二P+区域至输入/输出垫。
另一方面包含在闩锁事件期间,提供大于该硅控整流器的最大操作电压的该硅控整流器的保持电压。附加的方面包含通过接通该电源轨以提供该硅控整流器的该保持电压。一些方面包含提供在该第二n井区域中的第三P+区域。各种方面包含提供在该第二N+和P+区域之间的该第三P+区域。某些方面包含提供在该第二和第三P+区域之间的第三N+区域。其它方面包含:提供具有第一和第二电阻器端子的电阻器;提供具有第一和第二电容器端子的电容器;以及耦合该第三P+区域至该第一电阻器和电容器端子、该第二电阻器端子至该接地轨、以及该第二电容器端子至该输入/输出垫。
进一步的方面包含:提供在该第一n井区域的第一侧上的该第一N+和P+区域;以及提供在该第一n井区域的第二侧上的该第二n井区域,其中,该第一侧是相对于该第二侧。某些方面包含在闩锁事件期间,提供大于100毫安(mA)的该硅控整流器的保持电流、触发电流、或其组合。
本揭露的附加的方面为一种设备,该设备包含:在基底中的第一N+区域和第一P+区域;在该基底中接近该第一N+和P+区域的第一和第二n井区域;在该第一n井区域中的第二N+区域;以及在该第二n井区域中的第二P+区域,其中,该第一N+和P+区域耦合至接地轨,该第二N+区域耦合至电源轨,以及该第二P+区域耦合至输入/输出垫。
另一方面包含一种设备,其在在闩锁事件期间具有大于该设备的最大操作电压的保持电压。附加的方面包含通过接通该电源轨以提供该设备的该保持电压。一些方面包含具有在该第二n井区域中的第三P+区域的设备。某些方面包含具有在该第二N+和P+区域之间的该第三P+区域的设备。许多的方面包含具有在该第二和第三P+区域之间的第三N+区域的设备。其它方面包含一种设备,具有:具有第一和第二电阻器端子的电阻器;以及具有第一和第二电容器端子的电容器,其中,该第三P+区域耦合至该第一电阻器和电容器端子,该第二电阻器端子耦合至该接地轨,以及该第二电容器端子耦合至该输入/输出垫。
进一步的方面包含一种设备,具有在该第一n井区域的第一侧上的该第一N+和P+区域,且在该第一n井区域的第二侧上的该第二n井区域,而该第二侧是相对于该第一侧。某些方面包含一种设备,具有在闩锁事件期间,该硅控整流器的保持电流、触发电流、或其组合是大于100毫安。
本揭露的另一方面是一种方法,该方法包含:提供在硅控整流器(SCR)的基底中的第一n井区域;提供在该基底中该第一n井区域的第一侧上的第一N+区域和第一P+区域;提供在该第一n井区域的第二侧上的第二n井区域,该第二侧是相对于该第一侧;提供在该第一n井区域中的第二N+区域,以及在该第二n井区域中的第二P+区域;耦合该第一N+和P+区域至接地轨、该第二N+区域至电源轨、以及该第二P+区域至输入/输出垫;通过接通该电源轨,以在闩锁事件期间提供大于该硅控整流器的最大操作电压的该硅控整流器的保持电压。
进一步的方面包含:提供在该第二N+和P+区域之间的第三P+区域;提供具有第一和第二电阻器端子的电阻器;提供具有第一和第二电容器端子的电容器;以及耦合该第三P+区域至该第一电阻器和电容器端子、该第二电阻器端子至该接地轨、以及该第二电容器端子至该输入/输出垫。
由下述的详细说明,对本领域技术人员而言,本揭露的附加的方面及技术功效是显而易见的,其中本揭露的实施例是通过意欲实施本揭露的最佳模式的说明予以简单地陈述。正如将会了解的,本揭露能够以其它及不同实施例完成之,且其数种细节能够在各种明显的方面予以修饰,皆无偏离本揭露。因此,图式及说明事实上被视为说明之用,而非作为限制之用。
附图说明
本揭露是经由在附图中的图式范例来说明,且并非作为限制,其中相同的组件符号代表相似的组件,且其中:
图1是示意地说明传统的以硅控整流器为基础的静电放电保护设备;
图2是意地说明传统的以硅控整流器为基础的静电放电保护设备在静电放电情况下的特性;
图3A和图3B示意地说明克服闩锁问题的概念;
图4A和图4B是依据本揭露的示范的实施例,示意地说明闩锁周全以硅控整流器为基础的设备;以及
图5A和图5B是依据本揭露的示范的实施例,示意地说明闩锁周全以硅控整流器为基础的设备的特性。
具体实施方式
在下列描述中,为了阐释的目的,提出许多特定的细节以提供对示范的实施例的彻底了解。然而,应可清楚了解,没有这些特定的细节或者利用均等的配置,也可实施这些示范的实施例。在其它实例中,是以方块图的形式来显示众所皆知的结构及设备,以避免非必要地模糊示范的实施例。此外,除非另有说明,否则应了解在说明书及权利要求书中所使用的成分、反应条件等的表示数量、比率及数值性质的所有数值,在所有实例中皆以“约”一词予以修饰。
本揭露是关注并解决随着静电放电事件而在硅控整流器静电放电保护设备中闩锁的问题。本揭露关注并解决此等问题,举例而言,尤其是通过提供在硅控整流器的基底中的第一N+区域和第一P+区域;提供在基底中接近第一N+和P+区域的第一和第二n井区域;提供在第一n井区域中的第二N+区域,以及在第二n井区域中的第二P+区域;以及耦合第一N+和P+区域至接地轨、第二N+区域至电源轨、以及第二P+区域至输入/输出垫。
图3A和图3B是示意地说明克服闩锁问题的概念。举例来说,根据闩锁规格,若硅控整流器的保持电压(Vh)大于最大操作电压(最大Vop)(例如,图3A的图表301)时,闩锁危险可被排除。此外,可通过设定硅控整流器的触发电流(It)或保持电流(Ih)大于100毫安(例如,图3B的图表303)以克服闩锁问题。
图4A和图4B是依据本揭露的示范的实施例,示意地说明闩锁周全以硅控整流器为基础的设备。举例来说,图4A是说明具有嵌入于基底419中个别的P+区域(例如,P+区域401、403和405)、N+区域(例如,N+区域407、409和411)、井区域(例如,n井区域413和415)、以及浅沟渠隔离区域(例如,浅沟渠隔离区域417)的结构。如图所描绘,n井区域413包含N+区域409,且n井区域415包含P+区域403和405以及N+区域411。与传统以硅控整流器为基础的设备相比较,图4A中的结构包含耦合至电源轨421的额外的N+区域409。因为如此,可利用电源轨421和N+区域409以对以硅控整流器为基础的结构设定高保持电压(Vh),例如,在静态闩锁测试或瞬时的静电放电所引起的闩锁测试。P+区域401和N+区域407可耦合至接地轨423,且P+区域405可耦合至输入/输出垫425,相似于传统的以硅控整流器为基础的结构中的对应组件。
再者,在图4A中的结构包含额外的P+区域403以减少以硅控整流器为基础的结构在静电放电事件期间的触发电压(Vt)。此外,可利用传感方式(sensing approach)以进一步减少触发电压(Vt)。举例来说,图4B说明电阻电容(RC)触发方式,其包含耦合电阻器427和电容器429的第一端至P+区域403、电阻器427的另一端至接地轨423、以及电容器429的另一端至输入/输出垫425。此外,可由图4A和图4B的以硅控整流器为基础的结构移除N+区域411以减少它们的尺寸,举例来说,以为其它组件空出芯片面积。
图5A和图5B是依据本揭露的示范的实施例,示意地说明闩锁周全以硅控整流器为基础的设备的特性。举例来说,图5A说明闩锁周全以硅控整流器为基础的设备在PAD至VSS静电放电测试情况下的传输线脉冲(transmission-line pulse,TLP)特性,其中以硅控整流器为基础的设备的最大操作电压(最大Vop)为3.6伏特(V)。例如,图表501包含用于表示当VDD(例如电源轨421)流动(floating)时以硅控整流器为基础的设备的保持电压(Vh)的曲线503、用于表示当VDD偏压时(例如设定成3.3V)保持电压(Vh)的曲线505、以及用于表示个别的泄漏电流(leakage current)的曲线507和509。如图所示,由于当VDD流动时(例如,曲线503)的低保持电压(Vh),闩锁周全以硅控整流器为基础的设备产生相似于传统的以硅控整流器为基础的设备的特性。虽然如此,由于低触发电压(例如,Vt1~9.3V),闩锁周全以硅控整流器为基础的设备仍然可提供适当保护。然而,当VDD偏压至3.3V(例如,接通VDD)时,以硅控整流器为基础的设备的保持电压由2.3V增加至7.5V,是超过最大操作电压(最大Vop)3.6V的两倍。因此,将没有瞬时的静电放电所引起的闩锁问题(例如,由于保持电压(Vh)是明显地大于最大操作电压(最大Vop))。
再者,图5B说明闩锁周全以硅控整流器为基础的设备具有VDD偏压情况的直流电流(DC)特性,其中以硅控整流器为基础的设备的最大操作电压为3.6V。在这种情形下,100毫安(mA)被迫进入PAD节点(例如,输入/输出垫425),以产生在静态闩锁测试情况下的量测。如图所示,在图表531中,两个以硅控整流器为基础的设备(例如,通过曲线533和535表示的晶粒#1和晶粒#2)将急速恢复至保持电压6V,其是大于最大电压3.6V。因此,如上所述,当每一个以硅控整流器为基础的设备的保持电压(Vh)大于其最大操作电压(最大Vop)3.6V时,将没有闩锁问题。
本揭露的实施例可达到数个技术功效,包含对于以硅控整流器为基础的设备的闩锁周全而有在设备尺寸和芯片面积上最小的影响。本揭露的实施例享有在各种工业应用中的效用,举例来说,像是微处理器、智能型手机、行动电话、蜂巢式手机、机上盒(set-topboxes)、DVD录象机和播放机、汽车导航、打印机及外围设备、网络和电信设施、游戏系统、数字相机、或任何其它利用逻辑或高电压技术节点的设备。因此,本揭露享有在任何各种类型的高度整合的半导体设备中的工业适用性,包含其使用静电放电保护设备以通过静电放电/闩锁标准规格(例如,液晶显示器(LCD)的驱动器、同步随机存取内存(SRAM)、一次性程序化(OTP)、以及电源管理产品)的设备。
在前述描述中,本揭露是参照特定示范的实施例予以说明。然而,如权利要求书所述,可证明在不偏离本揭露的较广精神及范围下,对其进行各种修饰及变更。因此,说明书及图式是欲视为说明之用而非限制之用。可了解的,本揭露能够使用各种其它组合及实施例,且能够在本文所示的本发明概念的范围内有任何变更或修饰。
Claims (20)
1.一种用于制作基于硅控整流器设备的方法,其包括:
提供在硅控整流器的基底中的第一N+区域和第一P+区域;
提供在用于该硅控整流器的该基底中接近该第一N+和P+区域的第一和第二n井区域,其中,该第一N+和P+区域位于该第一n井区域的第一侧,该第二n井区域位于该第一n井区域的第二侧,该第一侧和第二侧为该第一n井区域的相对两侧;
提供在该第一n井区域中的第二N+区域,以及在该第二n井区域中的第二P+区域;以及
耦合该第一N+和P+区域至接地轨、该第二N+区域至电源轨、以及该第二P+区域至输入/输出垫。
2.根据权利要求1所述的方法,更包括:
在闩锁事件期间,提供大于该硅控整流器的最大操作电压的该硅控整流器的保持电压。
3.根据权利要求2所述的方法,更包括:
通过接通该电源轨,以提供该硅控整流器的该保持电压。
4.根据权利要求1所述的方法,更包括:
提供在该第二n井区域中的第三P+区域。
5.根据权利要求4所述的方法,更包括:
提供在该第二N+和P+区域之间的该第三P+区域。
6.根据权利要求5所述的方法,更包括:
提供在该第二和第三P+区域之间的第三N+区域。
7.根据权利要求4所述的方法,更包括:
提供具有第一和第二电阻器端子的电阻器;
提供具有第一和第二电容器端子的电容器;以及
耦合该第三P+区域至该第一电阻器和电容器端子、该第二电阻器端子至该接地轨、以及该第二电容器端子至该输入/输出垫。
8.根据权利要求6所述的方法,其中,移除介于该第二和第三P+区域之间的该第三N+区域,以减少该基于硅控整流器设备的尺寸。
9.根据权利要求1所述的方法,更包括:
在闩锁事件期间,提供大于100毫安的该硅控整流器的保持电流、触发电流、或其组合。
10.一种基于硅控整流器的设备,其包括:
在用于硅控整流器的基底中的第一N+区域和第一P+区域;
在用于该硅控整流器的该基底中接近该第一N+和P+区域的第一和第二n井区域,其中,该第一N+和P+区域位于该第一n井区域的第一侧,该第二n井区域位于该第一n井区域的第二侧,该第一侧和第二侧为该第一n井区域的相对两侧;
在该第一n井区域中的第二N+区域;以及
在该第二n井区域中的第二P+区域,其中,该第一N+和P+区域耦合至接地轨,该第二N+区域耦合至电源轨,以及该第二P+区域耦合至输入/输出垫。
11.根据权利要求10所述的基于硅控整流器的设备,其中,在闩锁事件期间,该设备的保持电压是大于该设备的最大操作电压。
12.根据权利要求11所述的基于硅控整流器的设备,其中,通过接通该电源轨以提供该设备的该保持电压。
13.根据权利要求10所述的基于硅控整流器的设备,更包括:
在该第二n井区域中的第三P+区域。
14.根据权利要求13所述的基于硅控整流器的设备,其中,该第三P+区域是在该第二N+和P+区域之间。
15.根据权利要求14所述的基于硅控整流器的设备,更包括:
在该第二和第三P+区域之间的第三N+区域。
16.根据权利要求13所述的基于硅控整流器的设备,更包括:
具有第一和第二电阻器端子的电阻器;以及
具有第一和第二电容器端子的电容器,其中,该第三P+区域耦合至该第一电阻器和电容器端子,该第二电阻器端子耦合至该接地轨,以及该第二电容器端子耦合至该输入/输出垫。
17.根据权利要求15所述的基于硅控整流器的设备,其中,移除介于该第二和第三P+区域之间的该第三N+区域,以减少该基于硅控整流器设备的尺寸。
18.根据权利要求10所述的基于硅控整流器的设备,其中,在闩锁事件期间,该硅控整流器的保持电流、触发电流、或其组合是大于100毫安。
19.一种用于制作基于硅控整流器设备的方法,其包括:
提供在硅控整流器的基底中的第一n井区域;
提供在用于该硅控整流器的该基底中该第一n井区域的第一侧上的第一N+区域和第一P+区域;
提供在该第一n井区域的第二侧上的第二n井区域,该第一侧和第二侧为该第一n井区域的相对两侧;
提供在该第一n井区域中的第二N+区域,以及在该第二n井区域中的第二P+区域;
耦合该第一N+和P+区域至接地轨、该第二N+区域至电源轨、以及该第二P+区域至输入/输出垫;
通过接通该电源轨,以在闩锁事件期间提供大于该硅控整流器的最大操作电压的该硅控整流器的保持电压。
20.根据权利要求19所述的方法,更包括:
提供在该第二N+和P+区域之间的第三P+区域;
提供具有第一和第二电阻器端子的电阻器;
提供具有第一和第二电容器端子的电容器;以及
耦合该第三P+区域至该第一电阻器和电容器端子、该第二电阻器端子至该接地轨、以及该第二电容器端子至该输入/输出垫。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/483,322 US9130010B2 (en) | 2012-05-30 | 2012-05-30 | Latch-up robust SCR-based devices |
US13/483,322 | 2012-05-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103456722A CN103456722A (zh) | 2013-12-18 |
CN103456722B true CN103456722B (zh) | 2017-04-12 |
Family
ID=49579655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310208424.2A Expired - Fee Related CN103456722B (zh) | 2012-05-30 | 2013-05-30 | 闩锁周全以硅控整流器为基础的设备 |
Country Status (6)
Country | Link |
---|---|
US (2) | US9130010B2 (zh) |
KR (1) | KR20130135093A (zh) |
CN (1) | CN103456722B (zh) |
DE (1) | DE102013208318B4 (zh) |
SG (2) | SG195444A1 (zh) |
TW (1) | TWI533434B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9318479B2 (en) * | 2014-08-21 | 2016-04-19 | Apple Inc. | Electrostatic discharge (ESD) silicon controlled rectifier (SCR) with lateral gated section |
US9647064B2 (en) * | 2016-04-14 | 2017-05-09 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor device and related electronic device |
US10134722B2 (en) | 2017-04-12 | 2018-11-20 | Hong Kong Applied Science and Technology Research Institute Company Limited | Embedded PMOS-trigger silicon controlled rectifier (SCR) with suppression rings for electro-static-discharge (ESD) protection |
US11056481B2 (en) | 2018-08-13 | 2021-07-06 | Amazing Microelectronic Corp. | Floating base silicon controlled rectifier |
CN109119416B (zh) * | 2018-08-24 | 2023-03-03 | 电子科技大学 | 高维持电流esd防护器件 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1175795A (zh) * | 1996-09-03 | 1998-03-11 | 摩托罗拉公司 | 用于集成电路的非击穿触发静电放电保护电路及其方法 |
US5754380A (en) * | 1995-04-06 | 1998-05-19 | Industrial Technology Research Institute | CMOS output buffer with enhanced high ESD protection capability |
US6614078B2 (en) * | 2000-02-22 | 2003-09-02 | Taiwan Semiconductor Manufacturing Company | Highly latchup-immune CMOS I/O structures |
US7110230B2 (en) * | 2004-06-08 | 2006-09-19 | Sarnoff Corporation | Method and apparatus for providing current controlled electrostatic discharge protection |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW479342B (en) * | 2001-01-05 | 2002-03-11 | Macronix Int Co Ltd | Electrostatic discharge protection circuit of input/output pad |
US20030042498A1 (en) * | 2001-08-30 | 2003-03-06 | Ming-Dou Ker | Method of forming a substrate-triggered SCR device in CMOS technology |
US20040100745A1 (en) | 2002-11-21 | 2004-05-27 | Industrial Technology Research Institute | Silicon-controlled rectifier with dynamic holding voltage for on-chip electrostatic discharge protection |
TWI223432B (en) * | 2003-12-18 | 2004-11-01 | Univ Nat Chiao Tung | Double-triggered silicon controller rectifier and relevant circuitry |
US7456441B2 (en) | 2006-09-15 | 2008-11-25 | Semiconductor Components Industries, Llc | Single well excess current dissipation circuit |
-
2012
- 2012-05-30 US US13/483,322 patent/US9130010B2/en not_active Expired - Fee Related
-
2013
- 2013-03-19 TW TW102109604A patent/TWI533434B/zh not_active IP Right Cessation
- 2013-04-03 SG SG2013025010A patent/SG195444A1/en unknown
- 2013-04-03 SG SG10201509801QA patent/SG10201509801QA/en unknown
- 2013-05-07 DE DE102013208318.1A patent/DE102013208318B4/de active Active
- 2013-05-27 KR KR20130059922A patent/KR20130135093A/ko not_active Application Discontinuation
- 2013-05-30 CN CN201310208424.2A patent/CN103456722B/zh not_active Expired - Fee Related
-
2015
- 2015-08-04 US US14/817,719 patent/US20150340481A1/en not_active Abandoned
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5754380A (en) * | 1995-04-06 | 1998-05-19 | Industrial Technology Research Institute | CMOS output buffer with enhanced high ESD protection capability |
CN1175795A (zh) * | 1996-09-03 | 1998-03-11 | 摩托罗拉公司 | 用于集成电路的非击穿触发静电放电保护电路及其方法 |
US5781388A (en) * | 1996-09-03 | 1998-07-14 | Motorola, Inc. | Non-breakdown triggered electrostatic discharge protection circuit for an integrated circuit and method therefor |
US6614078B2 (en) * | 2000-02-22 | 2003-09-02 | Taiwan Semiconductor Manufacturing Company | Highly latchup-immune CMOS I/O structures |
US7110230B2 (en) * | 2004-06-08 | 2006-09-19 | Sarnoff Corporation | Method and apparatus for providing current controlled electrostatic discharge protection |
Also Published As
Publication number | Publication date |
---|---|
TW201349437A (zh) | 2013-12-01 |
US20150340481A1 (en) | 2015-11-26 |
US9130010B2 (en) | 2015-09-08 |
DE102013208318A1 (de) | 2013-12-05 |
SG195444A1 (en) | 2013-12-30 |
TWI533434B (zh) | 2016-05-11 |
CN103456722A (zh) | 2013-12-18 |
KR20130135093A (ko) | 2013-12-10 |
US20130320398A1 (en) | 2013-12-05 |
SG10201509801QA (en) | 2015-12-30 |
DE102013208318B4 (de) | 2022-04-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103456722B (zh) | 闩锁周全以硅控整流器为基础的设备 | |
US7719806B1 (en) | Systems and methods for ESD protection | |
US6903913B2 (en) | ESD protection circuit for mixed-voltage I/O ports using substrated triggering | |
US20100027173A1 (en) | Electrostatic discharge device with adjustable trigger voltage | |
US20070002508A1 (en) | Electrostatic discharge protection circuit | |
US8102632B2 (en) | Electrostatic discharge power clamp trigger circuit using low stress voltage devices | |
US11056481B2 (en) | Floating base silicon controlled rectifier | |
CN103151350B (zh) | 集成电路电源轨抗静电保护的触发电路结构 | |
TW201345101A (zh) | 用於靜電放電電路之方法及裝置 | |
CN103311239A (zh) | 跨域静电放电保护方案 | |
US8169758B2 (en) | Path sharing high-voltage ESD protection using distributed low-voltage clamps | |
CN104269399A (zh) | 一种防静电保护电路 | |
CN113206075A (zh) | 用于保护电路的方法、静电放电电路和集成电路 | |
US8531806B2 (en) | Distributed building blocks of R-C clamping circuitry in semiconductor die core area | |
US8778743B2 (en) | Latch-up robust PNP-triggered SCR-based devices | |
US20110032648A1 (en) | Esd protection | |
Ker et al. | On-chip ESD protection design by using polysilicon diodes in CMOS process | |
CN216056324U (zh) | 一种保护电路和集成电路 | |
Ker et al. | Design of high-voltage-tolerant ESD protection circuit in low-voltage CMOS processes | |
CN110062960B (zh) | 用于静电放电(esd)保护的低电容和高保持电压瞬态电压抑制器(tvs)器件 | |
Bourgeat et al. | Beta-Matrix ESD network: Throughout end of placement rules? | |
KR20090038605A (ko) | 정전기 보호회로 | |
WO2023156659A1 (en) | Electrostatic discharge protection device | |
Circuits | 2 Design of Component |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20170412 Termination date: 20200530 |