CN216056324U - 一种保护电路和集成电路 - Google Patents

Abstract

本申请涉及一种保护电路和集成电路，属于集成电路技术领域。其中，一种保护电路，应用于多电源域电路，多电源域电路包括至少两个电源域、第一电源轨和第二电源轨，保护电路包括：至少一个第一保护单元，第一保护单元连接在相邻两个电源域的公共接地端之间；至少一个第二保护单元，第二保护单元连接在同一个电源域的电源端与公共接地端之间；至少一个第三保护单元，第三保护单元连接在任一电源域的电源端与第一电源轨之间；每个电源域的公共接地端连接第二电源轨。应用该保护电路，可以经第二保护单元和第三保护单元，通过第一电源轨和第二电源轨泄放静电，解决多电源域电路的静电泄放问题，保护集成电路不被静电损坏。

Description

一种保护电路和集成电路

技术领域

本申请涉及集成电路技术领域，尤其涉及一种保护电路和集成电路。

背景技术

集成电路从成产到封装到测试到运输到应用，每个环节都面临着ESD风险，ESD是静电放电，是指某一些电荷从一个物体转移到另一个物体的过程，而这个过程会对芯片造成不可逆的损伤，所以要保证芯片的正常应用，除了要设计对应的功能要求，同时还需要有对应等级的抗ESD能力。

而随着集成电路工艺的愈发先进，芯片功能的愈发丰富，芯片的静电放电成了集成电路领域面临的一个严重的问题。通常比较复杂的数模混合芯片中，对应不同的用途可能存在多个不同的电压，同一个电压对应不同的出发点可能也存在不同的电源域。同一个内核电压出于隔离噪声的考量，会分成数字专用的内核电压和模拟专用的内核电压，保证每一个电源域的静电都能顺利泄放，成了多电源域集成电路的设计难点。

实用新型内容

为了解决多电源域电路的静电泄放问题，本申请提供了一种保护电路和集成电路。

第一方面，本申请提供了一种保护电路，应用于多电源域电路，所述多电源域电路包括至少两个电源域、第一电源轨和第二电源轨，所述保护电路包括：

至少一个第一保护单元，所述第一保护单元连接在相邻两个所述电源域的公共接地端之间；

至少一个第二保护单元，所述第二保护单元连接在同一个所述电源域的电源端与公共接地端之间；

至少一个第三保护单元，所述第三保护单元连接在任一所述电源域的电源端与所述第一电源轨之间；

每个所述电源域的公共接地端连接所述第二电源轨；

进一步，所述第一保护单元包括：第一二极管和第二二极管；

所述第一二极管串接于相邻两个所述电源域的公共接地端之间，所述第二二极管与所述第一二极管并联连接，所述第二二极管的阳极连接所述第一二极管的阴极，所述第二二极管的阴极连接所述第一二极管的阳极；

进一步，所述电源域包括I/O端口，所述第二保护单元包括：第一保护子单元和一个第二保护子单元；所述第一保护子单元的数量与所述I/O端口的数量相同，所述第一保护子单元与所述I/O端口一一对应；

所述第一保护子单元包括：第三二极管和第四二极管；所述第三二极管的阴极连接所述电源域的电源端，所述第三二极管的阳极连接所述第四二极管的阴极和所述第一保护子单元对应的所述I/O端口，所述第四二极管的阳极连接所述电源域的公共接地端；

或者，

所述第一保护子单元包括：第一栅极接地PMOS管和第一栅极接地NMOS管；所述第一栅极接地PMOS管的源极连接所述电源域的电源端，所述第一栅极接地PMOS管的漏极连接所述第一栅极接地NMOS管的漏极和所述第一保护子单元对应的所述I/O端口，所述第一栅极接地NMOS 管的源极连接所述电源域的公共接地端；

进一步，所述第二保护子单元包括：所述第二保护子单元包括：第二栅极接地NMOS管；所述第二栅极接地NMOS管的源极连接所述电源域的公共接地端，所述第二栅极接地NMOS管的漏极连接所述电源域的电源端；

或者，

所述第二保护子单元包括：第一RC侦测电路；所述第一RC侦测电路的第一端连接所述电源域的电源端，所述第一RC侦测电路的第二端连接所述电源域的公共接地端；

所述第一RC侦测电路包括：第一电容、第一电阻、第一PMOS管、第一NMOS管、第二PMOS 管、第二NMOS管和第三NMOS管；所述第一电容的第一端连接所述第一PMOS管的源极、所述第二PMOS管的源极和所述第三NMOS管的漏极，所述第一电容的第一端、所述第一PMOS管的源极、所述第二PMOS管的源极和所述第三NMOS管的漏极作为所述第一RC侦测电路的第一端；所述第一电容的第二端连接所述第一电阻的第一端、所述第一PMOS管的栅极和所述第一NMOS管的栅极；所述第一PMOS管的漏极连接所述第一NMOS管的漏极、所述第二PMOS管的栅极和所述第二 NMOS管的栅极；所述第二PMOS管的漏极连接所述第二NMOS管的漏极和所述第三NMOS管的栅极；所述第一电阻的第二端连接所述第一NMOS管的源极、所述第二NMOS管的源极和所述第三 NMOS管的源极，所述第一电阻的第二端、所述第一NMOS管的源极、所述第二NMOS管的源极和所述第三NMOS管的源极作为所述第一RC侦测电路的第二端；

进一步，所述第三保护单元包括：第五二极管和第六二极管；

所述第五二极管串接于所述电源域的电源端与所述第一电源轨之间；所述第五二极管的阳极连接所述电源域的电源端，所述第五二极管的阴极连接所述第一电源轨；所述第六二极管与所述第五二极管并联连接，所述第六二极管的阳极连接所述第五二极管的阴极，所述第六二极管的阴极连接所述第五二极管的阳极；

进一步，所述第三保护单元包括：第七二极管和第八二极管；

所述第七二极管串接于所述电源域的电源端与所述第一电源轨之间；所述第七二极管的阴极连接所述电源域的电源端，所述第七二极管的阳极连接所述第一电源轨；所述第八二极管与所述第七二极管并联连接，所述第八二极管的阳极连接所述第七二极管的阳极，所述第八二极管的阴极连接所述第七二极管的阴极；

进一步，所述保护电路还包括：第四保护单元，所述第四保护单元串接于所述第一电源轨和所述第二电源轨之间；

所述第四保护单元包括：第九二极管；所述第九二极管的阴极连接所述第一电源轨，所述第九二极管的阳极连接所述第二电源轨；

或者，

所述第四保护单元包括：第三栅极接地NMOS管；所述第三栅极接地NMOS管的漏极连接所述第一电源轨，所述第三栅极接地NMOS管的源极连接所述第二电源轨；

或者，

所述第四保护单元包括：第二RC侦测电路；所述第二RC侦测电路的第一端连接所述第一电源轨，所述第二RC侦测电路的第二端连接所述第二电源轨；

所述第二RC侦测电路包括：第二电容、第二电阻、第三PMOS管、第四NMOS管、第四PMOS 管、第五NMOS管和第六NMOS管；所述第二电容的第一端连接所述第三PMOS管的源极、所述第四PMOS管的源极和所述第六NMOS管的漏极，所述第二电容的第一端、所述第三PMOS管的源极、所述第四PMOS管的源极和所述第六NMOS管的漏极作为所述第二RC侦测电路的第一端；所述第二电容的第二端连接所述第二电阻的第一端、所述第三PMOS管的栅极和所述第四NMOS管的栅极；所述第三PMOS管的漏极连接所述第四NMOS管的漏极、所述第四PMOS管的栅极和所述第五 NMOS管的栅极；所述第四PMOS管的漏极连接所述第五NMOS管的漏极和所述第六NMOS管的栅极；所述第二电阻的第二端连接所述第四NMOS管的源极、所述第五NMOS管的源极和所述第六 NMOS管的源极，所述第二电阻的第二端、所述第四NMOS管的源极、所述第五NMOS管的源极和所述第六NMOS管的源极作为所述第二RC侦测电路的第二端；

进一步，所述任一所述第一保护单元连接在相邻两个所述电源域的公共接地端之间，包括：任意两个所述电源域的公共接地端之间均连接有所述第一保护单元；

进一步，所述第二保护单元的数量和所述电源域的数量相同；每个所述电源域的电源端与公共接地端之间均连接有所述第二保护单元；

进一步，所述第三保护单元的数量和所述电源域的数量相同；每个所述电源域的电源端与所述第一电源轨之间均连接有所述第三保护单元。

第二方面，本申请提供了一种集成电路，包含第一方面任一所述的保护电路。

本申请实施例提供的上述技术方案与现有技术相比具有如下优点：

本申请实施例提供的该保护电路，应用于包括至少两个电源域、第一电源轨和第二电源轨的多电源域电路，保护电路包括：至少一个第一保护单元，所述第一保护单元连接在相邻两个所述电源域的公共接地端之间；至少一个第二保护单元，所述第二保护单元连接在同一个所述电源域的电源端与公共接地端之间；至少一个第三保护单元，所述第三保护单元连接在任一所述电源域的电源端与所述第一电源轨之间；每个所述电源域的公共接地端连接所述第二电源轨；所述第一保护单元用于隔离相邻两个所述电源域的公共接地端之间的噪声；所述第二保护单元和所述第三保护单元用于通过所述第一电源轨和所述第二电源轨泄放静电。应用该保护电路，为多电源域电路提供了同一电源域的电源端与公共接地端之间、电源域的电源端和第一电源轨之间的静电泄放通路，提高了静电泄放能力，解决了多电源域电路的静电泄放问题，达到了保护集成电路不被静电损坏的效果。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本实用新型的实施例，并与说明书一起用于解释本实用新型的原理。

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型实施例提供的一种保护电路的结构示意图；

图2为本实用新型实施例提供的一种第一保护单元的结构示意图；

图3为本实用新型实施例提供的一种第二保护单元的结构示意图；

图4为本实用新型实施例提供的另一种第二保护单元的结构示意图；

图5为本实用新型实施例提供的另一种第二保护单元的结构示意图；

图6为本实用新型实施例提供的另一种第二保护单元的结构示意图；

图7为本实用新型实施例提供的另一种第二保护单元的结构示意图；

图8为本实用新型实施例提供的一种第三保护单元的结构示意图；

图9为本实用新型实施例提供的另一种第三保护单元的结构示意图；

图10为本实用新型实施例提供的另一种保护电路的结构示意图；

图11为本实用新型实施例提供的另一种保护电路的结构示意图；

图12为本实用新型实施例提供的一种RC侦测电路的结构示意图；

图13为本实用新型实施例提供的另一种保护电路的结构示意图。

附图标号如下：

11-第一电源轨；12-第二电源轨；101-第一保护单元；102-第二保护单元；103-第三保护单元；104-第四保护单元；301-第一保护子单元；302-第二保护子单元；D1-第一二极管； D2-第二二极管；D3-第三二极管；D4-第四二极管；GGPMOS1-第一栅极接地PMOS管；GGNMOS1- 第一栅极接地NMOS管；GGNMOS2-第二栅极接地NMOS管；GGNMOS3-第三栅极接地NMOS管；C1- 第一电容；R1-第一电阻；PMOS1-第一PMOS管；PMOS2-第二PMOS管；NMOS1-第一NMOS管；NMOS2- 第二NMOS管；NMOS3-第三NMOS管；D5-第五二极管；D6-第六二极管；D7-第七二极管；D8- 第八二极管；C2-第二电容；R2-第二电阻；PMOS3-第三PMOS管；PMOS4-第四PMOS管；NMOS4- 第四NMOS管；NMOS5-第五NMOS管；NMOS6-第六NMOS管。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请第一实施例提供了一种保护电路，如图1，应用于多电源域电路，多电源域电路包括至少两个电源域、第一电源轨11和第二电源轨12，保护电路包括：至少一个第一保护单元101，第一保护单元101连接在相邻两个电源域的公共接地端之间；至少一个第二保护单元 102，第二保护单元102连接在同一个电源域的电源端与公共接地端之间；至少一个第三保护单元103，第三保护单元103连接在任一电源域的电源端与第一电源轨11之间；每个电源域的公共接地端连接第二电源轨12；

第一保护单元101用于隔离相邻两个电源域的公共接地端之间的噪声；第二保护单元102 和第三保护单元103用于通过第一电源轨11和第二电源轨12泄放静电。

本实施例中，第二保护单元102可以将电源域中的静电泄放到第二电源轨12，或者经过第三保护单元103泄放到第一电源轨11，为多电源域电路提供了同一电源域的电源端与公共接地端之间、电源域的电源端和第一电源轨11之间的静电泄放通路，提高了静电泄放能力，第一保护单元101隔离相邻两个电源域的公共接地端之间的噪声，解决了多电源域电路的静电泄放问题，达到了保护集成电路不被静电损坏的效果。

需要说明的是，VDD表示电源域的电源端，VSS表示电源域的公共接地端，本实施例应用在至少包含两个电源域的电路中，在图1中，画出了两个电源域，不代表本实施例只包含两个电源域，而是可以是大于等于两个的任何数量。其中，VDD1表示第一电源域的电源端，VSS1 表示第一电源域的公共接地端，VDD2表示第二电源域的电源端，VSS2表示第二电源域的公共接地端。当然，在包含三个电源域的电路中，VDD3表示第三电源域的电源端，VSS3表示第三电源域的公共接地端，电源域为其他数时以此类推，在后面的实施例不再赘述，在没有必要区别电源域时，用VDD或VSS代表可以是任何一个电源域的电源端或公共接地端。

一个实施例中，如图2，第一保护单元101包括：第一二极管D1和第二二极管D2。

连接关系如下：第一二极管D1串接于相邻两个电源域的公共接地端之间，第二二极管D2 与第一二极管D1并联连接，第二二极管D2的阳极连接第一二极管D1的阴极，第二二极管D2 的阴极连接第一二极管D1的阳极。

在集成电路中，噪声一般是电流信号，相邻两个电源域的公共接地端之间加上第一二极管D1和第二二极管D2，就能过滤掉公共接地端之间0.7V(二极管压降)以下的电流噪声。比如，当电路中包含三个电源域时，VDD1(VSS1)和VDD2(VSS2)可以分别为内核电源域，具体的，VDD1(VSS1)为内核模拟电源域，VDD2(VSS2)为内核数字电源域，VDD3(VSS3)为IO电源域， IO电源域是指I/O口供电电源域，一般情况下，内核电源域的电源端的电压小于IO电源域的电源端的电压。

模拟电源域属于敏感电源域，数字电源域属于噪声电源域，通过第一保护单元101，可以减少平时工作时VSS2对VSS1的干扰。在保证静电电流泄放能力的前提下，将不同电源域的公共接地端进行隔离，不同的公共接地端之间希望彼此互不干扰，以保证内部功能不受外部影响，而这个第一保护单元101起到不同电源域隔离噪声的作用，将公共接地端上的毛刺进行拦截。当然，如果第一保护单元需要隔离0.7V以上的电流噪声，比如0.7V-1.4V时，可以设置两个第一二极管D1串联连接，并于两个第二二极管D2并联连接，可以更好的隔离噪声，总之，第一二极管D1和第二二极管D2可以根据需要进行设置串联连接的数量，本实施例不做具体限制。

一个实施例中，如图3，电源域包括I/O端口，第二保护单元102包括：第一保护子单元 301和一个第二保护子单元302。第一保护子单元的数量与I/O端口的数量相同，第一保护子单元与I/O端口一一对应。

第一保护子单元301可以包括二极管，也可以包括栅极接地MOS管。栅极接地MOS管(GGMOS，Grounded-gate MOSFET的简写)分为GGPMOS管和GGNMOS管，在使用时栅极接地。电源域的I/O端口也可用PAD或PAD端口表示。

当包括二极管时，如图4，第一保护子单元301包括第三二极管D3和第四二极管D4。连接关系如下：第三二极管D3的阴极连接电源域的电源端，第三二极管D3的阳极连接第四二极管 D4的阴极和第一保护子单元301对应的PAD端口，第四二极管D4的阳极连接电源域的公共接地端。

根据静电的电压不同，静电通过第四二极管D4导入VSS或者通过第三二极管D3导入VDD。导入VSS的直接将静电泄放到了第二电源轨12，导入VDD的经过第三保护单元103泄放到了第一电源轨11。提供了多个静电泄放通路，提高了静电泄放能力，解决了多电源域电路的静电泄放问题，达到了保护集成电路不被静电损坏的效果。

当包括栅极接地MOS管时，如图5，第一保护子单元301包括：第一栅极接地PMOS管GGPMOS1 和第一栅极接地NMOS管GGNMOS1。连接关系如下：第一栅极接地PMOS管GGPMOS1的源极连接电源域的电源端，第一栅极接地PMOS管GGPMOS1的漏极连接第一栅极接地NMOS管GGNMOS1的漏极和第一保护子单元301对应的PAD端口，第一栅极接地NMOS管GGNMOS1的源极连接电源域的公共接地端。

栅极接地MOS管的静电泄放原理与为二极管时相似，不再赘述。

一个实施例中，第二保护子单元302包括栅极接地MOS管或者第一RC侦测电路。

当为栅极接地MOS管时，第二保护子单元302包括第二栅极接地NMOS管GGNMOS2，如图6，连接关系如下：第二栅极接地NMOS管GGNMOS2的源极连接电源域的公共接地端，第二栅极接地NMOS管GGNMOS2的漏极连接电源域的电源端。

当为第一RC侦测电路时，如图7，第一RC侦测电路的第一端连接电源域的电源端，第一 RC侦测电路的第二端连接电源域的公共接地端。

其中，第一RC侦测电路包括：第一电容C1、第一电阻R1、第一PMOS管PMOS1、第一NMOS 管NMOS1、第二PMOS管PMOS2、第二NMOS管NMOS2和第三NMOS管NMOS3。连接关系如下：第一电容C1的第一端连接第一PMOS管PMOS1的源极、第二PMOS管PMOS2的源极和第三NMOS管NMOS3的漏极，第一电容C1的第一端、第一PMOS管PMOS1的源极、第二PMOS管PMOS2的源极和第三NMOS 管NMOS3的漏极作为第一RC侦测电路的第一端，第一电容C1的第二端连接第一电阻R1的第一端、第一PMOS管PMOS1的栅极和第一NMOS管NMOS1的栅极，第一PMOS管PMOS1的漏极连接第一 NMOS管NMOS1的漏极、第二PMOS管PMOS2的栅极和第二NMOS管NMOS2的栅极，第二PMOS管PMOS2 的漏极连接第二NMOS管NMOS2的漏极和第三NMOS管NMOS3的栅极，第一电阻R1的第二端连接第一NMOS管NMOS1的源极、第二NMOS管NMOS2的源极和第三NMOS管NMOS3的源极，第一电阻R1的第二端、第一NMOS管NMOS1的源极、第二NMOS管NMOS2的源极和第三NMOS管NMOS3的源极作为第一RC侦测电路的第二端。

当VDD端口有正的ESD电荷产生，能通过第一电容C1和第一电阻R1快速侦测到ESD，开启第三NMOS管NMOS3，快速将ESD电荷泄放到第一电源轨11上，同时，第三NMOS管NMOS3存在一个寄生二极管，能将VDD电源线上的负的ESD电荷泄放到第一电源轨11上。

不论是使用栅极接地MOS管还是RC侦测电路，第二保护子单元302都是用于泄放电源域的电源端与公共接地端之间的静电，提高了静电泄放能力，解决了多电源域电路的静电泄放问题，并钳位电源域的电源端的电压，达到了保护集成电路不被静电损坏的效果。

第三保护单元103根据电源域的电压不同，可以至少分为两种情况。

第一种情况，比如，当应用于内核电源域时，第三保护单元103包括：如图8，第五二极管D5和第六二极管D6。

连接关系如下：第五二极管D5串接于电源域的电源端与第一电源轨11之间；第五二极管 D5的阳极连接电源域的电源端，第五二极管D5的阴极连接第一电源轨11；第六二极管D6与第五二极管D5并联连接，第六二极管D6的阳极连接第五二极管D5的阴极，第六二极管D6的阴极连接第五二极管D5的阳极。

其中，第五二极管D5为正偏在VDD和第一电源轨11之间的二极管，第六二极管D6为反偏在VDD和第一电源轨11之间的二极管，当正的ESD电荷传输到VDD电源线上时第五二极管D5能将电荷快速导向到第一电源轨11上去，同理，当负的ESD电荷传输到VDD电源线上时第六二极管D6能将电荷快速导向到第一电源轨11上去，从而释放ESD电荷避免ESD电荷冲入集成电路的内核区损坏电路。第三保护单元103提供了静电的泄放通路，提高了静电泄放能力，解决了多电源域电路的静电泄放问题，达到了保护集成电路不被静电损坏的效果。

第二种情况，当应用于IO电源域时，第三保护单元103包括：如图9，第七二极管D7和第八二极管D8。

连接关系如下：第七二极管D7串接于电源域的电源端与第一电源轨11之间；第七二极管D7的阴极连接电源域的电源端，第七二极管D7的阳极连接第一电源轨11；第八二极管D8与第七二极管D7并联连接，第八二极管D8的阳极连接第七二极管D7的阳极，第八二极管D8的阴极连接第七二极管D7的阴极。

应用在IO电源域时，第七二极管D7和第八二极管D8都是反偏在VDD和第一电源轨11之间。因为在IO电源域，需要在ESD来临时将VDD与第一电源轨11相连接的同时，又需要在ESD未来临时实现高低压隔离，不然会导致IO电源域在集成电路中相对的高压漏电到集成电路的低压区域，导致芯片失效，避免漏电。通过第七二极管D7和第八二极管D8也实现了泄放静电的作用，提高了静电泄放能力，解决了多电源域电路的静电泄放问题，达到了保护集成电路不被静电损坏的效果。

一个实施例中，如图10，保护电路还包括：第四保护单元104，第四保护单元104串接于第一电源轨11和第二电源轨12之间。

第四保护单元104包括：第九二极管，或者，第三栅极接地NMOS管GGNMOS3，或者，第二 RC侦测电路。

当包括第九二极管时，连接关系如下：第九二极管的阴极连接第一电源轨11，第九二极管的阳极连接第二电源轨12。

当包括第三栅极接地NMOS管GGNMOS3时，如图11，连接关系如下：第三栅极接地NMOS管 GGNMOS3的漏极连接第一电源轨11，第三栅极接地NMOS管GGNMOS3的源极连接第二电源轨12。

当包括第二RC侦测电路时，连接关系如下：第二RC侦测电路的第一端连接第一电源轨11，第二RC侦测电路的第二端连接第二电源轨12。

以上三种情况，都是在第一电源轨11和第二电源轨12之间提供一个静电泄放通路，提高静电泄放的能力。

其中，第二RC侦测电路，如图12，包括：第二电容C2、第二电阻R2、第三PMOS管PMOS3、第四NMOS管NMOS4、第四PMOS管PMOS4、第五NMOS管NMOS5和第六NMOS管NMOS6。

连接关系如下：第二电容C2的第一端连接第三PMOS管PMOS3的源极、第四PMOS管PMOS4 的源极和第六NMOS管NMOS6的漏极，第二电容C2的第一端、第三PMOS管PMOS3的源极、第四PMOS 管PMOS4的源极和第六NMOS管NMOS6的漏极作为第二RC侦测电路的第一端；第二电容C2的第二端连接第二电阻R2的第一端、第三PMOS管PMOS3的栅极和第四NMOS管NMOS4的栅极；第三PMOS 管PMOS3的漏极连接第四NMOS管NMOS4的漏极、第四PMOS管PMOS4的栅极和第五NMOS管NMOS5 的栅极；第四PMOS管PMOS4的漏极连接第五NMOS管NMOS5的漏极和第六NMOS管NMOS6的栅极；第二电阻R2的第二端连接第四NMOS管NMOS4的源极、第五NMOS管NMOS5的源极和第六NMOS管NMOS6的源极，第二电阻R2的第二端、第四NMOS管NMOS4的源极、第五NMOS管NMOS5的源极和第六NMOS管NMOS6的源极作为第二RC侦测电路的第二端。

在第二RC侦测电路中，当第一电源轨11有正的ESD电荷产生，能通过第二电容C2和第二电阻R2快速侦测到ESD，开启第六NMOS管NMOS6，快速将ESD电荷泄放到第一电源轨11上，同时，第六NMOS管NMOS6存在一个寄生二极管，能将第二电源轨12上的负的ESD电荷泄放到第一电源轨11，提高了第一电源轨11和第二电源轨12单独使用时的泄放能力。需要说明的是，在以上的实施例中，第一电源轨11都可以作为ESD总线来使用。

一个实施例中，任意两个电源域的公共接地端之间均连接有第一保护单元101，第二保护单元102的数量、第三保护单元103的数量和电源域的数量相同，每个电源域的电源端与公共接地端之间均连接有第二保护单元102，每个电源域的电源端与第一电源轨11之间均连接有第三保护单元103。

以多电源域电路包括三个电源域举例说明，如图13，提供一种多电源域的ESD保护，本实施例分为三个电源域，分别是IO电源域VDD3，电压为3.3V,内核模拟电源域VDD1,电压为 1.1V,内核数字电源域VDD2,电压为1.1V。VDD1和VDD2电压相同，只是一个是模拟电源域,属于敏感电源域，一个是数字电源域，属于噪声电源域。在芯片外围，沿着芯片设置两圈比较宽的金属走线，将其称之为电源轨，宽度根据具体工艺的走线阻抗去设定，留有裕量，并且尽量使用多层金属叠加，这两圈金属走线即为标注的第一电源轨11和第二电源轨12，三个电源域的公共接地端分别为VSS1、VSS2、VSS3，共用第二电源轨12，为了隔离数字电源域噪声对模拟电源域的影响，在VSS1和VSS2之间添加了一组阴极连阳极，阳极连阴极的二极管(以下称为B2B结构)，可以对两个电源域之间的噪声起到很好的滤除作用，同理，在VSS2和VSS3 之间添加了一组B2B结构的二极管、VSS1和VSS3之间添加了一组B2B结构的二极管。为了增强 ESD泄放能力，VSS1、VSS2、VSS3外部绑在一个电位。

当电源域的PAD端口发生ESD事件，第一电源轨11和第二电源轨12由于宽度大，并使用了多层金属叠加走线，寄生电阻极低，PAD端口与电源域的电源端和公共接地端之间的ESD器件可以迅速将ESD电流通过第一电源轨11或第二电源轨12导出到集成电路外部，本实施例的保护电路提高了静电泄放能力，解决了多电源域电路的静电泄放问题，达到了保护集成电路不被静电损坏的效果。

需要说明的是，本实施例中，三组B2B结构的二极管，都是用的D1和D2表示的二极管，意思是这三组B2B结构的二极管结构相同，但是其为不同的三组。同理，代表第二保护单元和第三保护单元电路中出现的相同符号的元件也仅表示其结构相同，即，上述任一实施例中，相同的符号表示为结构相同的元件，但相同的符号之间都是单独的元件。另外，本实施例以三个电源域举例只是举例说明，电源域的数量可以为大于等于2的任意个数。

本申请第二实施例，提供了一种集成电路，该集成电路包括第一实施例的保护电路。该集成电路包括至少两个电源域、第一电源轨和第二电源轨。该集成电路相邻两个电源域的公共接地端之间连接有第一保护单元，同一个电源域的电源端与公共接地端之间连接有第二保护单元，电源域的电源端与集成电路的第一电源轨之间连接有第三保护单元。

第二保护单元可以将集成电路电源域中的静电泄放到第二电源轨，或者经过第三保护单元泄放到第一电源轨，为集成电路提供了同一电源域的电源端与公共接地端之间、电源域的电源端和第一电源轨之间的静电泄放通路，提高了集成电路的静电泄放能力，第一保护单元隔离集成电路相邻两个电源域的公共接地端之间的噪声，解决了集成电路的静电泄放问题，达到了保护集成电路不被静电损坏的效果。

需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述仅是本实用新型的具体实施方式，使本领域技术人员能够理解或实现本实用新型。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (11)

1.一种保护电路，其特征在于，应用于多电源域电路，所述多电源域电路包括至少两个电源域、第一电源轨和第二电源轨，所述保护电路包括：

至少一个第一保护单元，所述第一保护单元连接在相邻两个所述电源域的公共接地端之间；

至少一个第二保护单元，所述第二保护单元连接在同一个所述电源域的电源端与公共接地端之间；

至少一个第三保护单元，所述第三保护单元连接在任一所述电源域的电源端与所述第一电源轨之间；

每个所述电源域的公共接地端连接所述第二电源轨。

2.根据权利要求1所述的保护电路，其特征在于，所述第一保护单元包括：第一二极管和第二二极管；

所述第一二极管串接于相邻两个所述电源域的公共接地端之间，所述第二二极管与所述第一二极管并联连接，所述第二二极管的阳极连接所述第一二极管的阴极，所述第二二极管的阴极连接所述第一二极管的阳极。

3.根据权利要求1所述的保护电路，其特征在于，所述电源域包括I/O端口，所述第二保护单元包括：第一保护子单元和一个第二保护子单元；所述第一保护子单元的数量与所述I/O端口的数量相同，所述第一保护子单元与所述I/O端口一一对应；

所述第一保护子单元包括：第三二极管和第四二极管；所述第三二极管的阴极连接所述电源域的电源端，所述第三二极管的阳极连接所述第四二极管的阴极和所述第一保护子单元对应的所述I/O端口，所述第四二极管的阳极连接所述电源域的公共接地端；

或者，

所述第一保护子单元包括：第一栅极接地PMOS管和第一栅极接地NMOS管；所述第一栅极接地PMOS管的源极连接所述电源域的电源端，所述第一栅极接地PMOS管的漏极连接所述第一栅极接地NMOS管的漏极和所述第一保护子单元对应的所述I/O端口，所述第一栅极接地NMOS管的源极连接所述电源域的公共接地端。

4.根据权利要求3所述的保护电路，其特征在于，所述第二保护子单元包括：第二栅极接地NMOS管；所述第二栅极接地NMOS管的源极连接所述电源域的公共接地端，所述第二栅极接地NMOS管的漏极连接所述电源域的电源端；

或者，

所述第二保护子单元包括：第一RC侦测电路；所述第一RC侦测电路的第一端连接所述电源域的电源端，所述第一RC侦测电路的第二端连接所述电源域的公共接地端；

所述第一RC侦测电路包括：第一电容、第一电阻、第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管和第三NMOS管；所述第一电容的第一端连接所述第一PMOS管的源极、所述第二PMOS管的源极和所述第三NMOS管的漏极，所述第一电容的第一端、所述第一PMOS管的源极、所述第二PMOS管的源极和所述第三NMOS管的漏极作为所述第一RC侦测电路的第一端；所述第一电容的第二端连接所述第一电阻的第一端、所述第一PMOS管的栅极和所述第一NMOS管的栅极；所述第一PMOS管的漏极连接所述第一NMOS管的漏极、所述第二PMOS管的栅极和所述第二NMOS管的栅极；所述第二PMOS管的漏极连接所述第二NMOS管的漏极和所述第三NMOS管的栅极；所述第一电阻的第二端连接所述第一NMOS管的源极、所述第二NMOS管的源极和所述第三NMOS管的源极，所述第一电阻的第二端、所述第一NMOS管的源极、所述第二NMOS管的源极和所述第三NMOS管的源极作为所述第一RC侦测电路的第二端。

5.根据权利要求1所述的保护电路，其特征在于，所述第三保护单元包括：第五二极管和第六二极管；

所述第五二极管串接于所述电源域的电源端与所述第一电源轨之间；所述第五二极管的阳极连接所述电源域的电源端，所述第五二极管的阴极连接所述第一电源轨；所述第六二极管与所述第五二极管并联连接，所述第六二极管的阳极连接所述第五二极管的阴极，所述第六二极管的阴极连接所述第五二极管的阳极。

6.根据权利要求1所述的保护电路，其特征在于，所述第三保护单元包括：第七二极管和第八二极管；

所述第七二极管串接于所述电源域的电源端与所述第一电源轨之间；所述第七二极管的阴极连接所述电源域的电源端，所述第七二极管的阳极连接所述第一电源轨；所述第八二极管与所述第七二极管并联连接，所述第八二极管的阳极连接所述第七二极管的阳极，所述第八二极管的阴极连接所述第七二极管的阴极。

7.根据权利要求1所述的保护电路，其特征在于，所述保护电路还包括：第四保护单元，所述第四保护单元串接于所述第一电源轨和所述第二电源轨之间；

所述第四保护单元包括：第九二极管；所述第九二极管的阴极连接所述第一电源轨，所述第九二极管的阳极连接所述第二电源轨；

或者，

所述第四保护单元包括：第三栅极接地NMOS管；所述第三栅极接地NMOS管的漏极连接所述第一电源轨，所述第三栅极接地NMOS管的源极连接所述第二电源轨；

或者，

所述第四保护单元包括：第二RC侦测电路；所述第二RC侦测电路的第一端连接所述第一电源轨，所述第二RC侦测电路的第二端连接所述第二电源轨；

所述第二RC侦测电路包括：第二电容、第二电阻、第三PMOS管、第四NMOS管、第四PMOS管、第五NMOS管和第六NMOS管；所述第二电容的第一端连接所述第三PMOS管的源极、所述第四PMOS管的源极和所述第六NMOS管的漏极，所述第二电容的第一端、所述第三PMOS管的源极、所述第四PMOS管的源极和所述第六NMOS管的漏极作为所述第二RC侦测电路的第一端；所述第二电容的第二端连接所述第二电阻的第一端、所述第三PMOS管的栅极和所述第四NMOS管的栅极；所述第三PMOS管的漏极连接所述第四NMOS管的漏极、所述第四PMOS管的栅极和所述第五NMOS管的栅极；所述第四PMOS管的漏极连接所述第五NMOS管的漏极和所述第六NMOS管的栅极；所述第二电阻的第二端连接所述第四NMOS管的源极、所述第五NMOS管的源极和所述第六NMOS管的源极，所述第二电阻的第二端、所述第四NMOS管的源极、所述第五NMOS管的源极和所述第六NMOS管的源极作为所述第二RC侦测电路的第二端。

8.根据权利要求1所述的保护电路，其特征在于，任意两个所述电源域的公共接地端之间均连接有所述第一保护单元。

9.根据权利要求1所述的保护电路，其特征在于，所述第二保护单元的数量和所述电源域的数量相同；每个所述电源域的电源端与公共接地端之间均连接有所述第二保护单元。

10.根据权利要求1所述的保护电路，其特征在于，所述第三保护单元的数量和所述电源域的数量相同；每个所述电源域的电源端与所述第一电源轨之间均连接有所述第三保护单元。

11.一种集成电路，其特征在于，包含权利要求1-10任一所述的保护电路。

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