CN103427794B - 针对无损测试和检验的改进定时控制的设备和方法 - Google Patents

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Abstract

本发明涉及一种针对无损测试和检验的改进定时控制的设备和方法，包括一种脉冲发生电路和脉冲发生方法，其包括使用数字信号来触发第一变化模拟信号和第二变化模拟信号并且检测该第一变化模拟信号和该第二变化模拟信号达到一个或多个基准水平的情况。响应于该第一变化模拟信号和该第二变化模拟信号达到一个或多个基准水平，产生第一数字控制信号和第二数字控制信号，并且将该第一数字控制信号和该第二数字控制信号作为输入提供至脉冲发生器，从而产生具有由该第一数字控制信号和该第二数字控制信号所定义的宽度和定时的电压激发脉冲。

Description

针对无损测试和检验的改进定时控制的设备和方法
技术领域
本发明涉及一种无损测试和检验(NDT/NDI)，尤其涉及数字采样增加了的高频NDT/NDI设备。
背景技术
使用超声波变换器的超声波厚度测量和裂纹检测装置包括脉冲发生器电路，其中该脉冲发生器电路产生传递至该变换器的高电压激发脉冲，而该变换器作为响应产生被设计成经由检验中的测试件传播的超声波调谐频率脉冲。传播至测试件内的超声波脉冲将会产生来自该测试件内的裂纹、孔隙或后壁的被称为回波(return echo)的超声波反射。测量这些回波使得基于微处理器的子系统可以计算测试件的厚度或该测试件内的裂纹深度。低频变换器用于较厚的测试件并且较高频率的变换器用于较薄的测试件。
通常，利用高电压电源和时钟计数器进行高电压激发脉冲的生成，时钟计数器用于设置生成该激发脉冲的时间点以及该激发脉冲的宽度。基于该计数器的时钟频率和计数值，使得可以以特定时间间隔对激发脉冲的生成进行延迟，从而允许该激发脉冲的生成根据期望发生相偏。通过使激发脉冲以递增方式发生相偏然后对各递增相偏后的回波进行数字采样，能够使用标准交错法实现回波的更高的有效采样率。使激发脉冲发生相偏所用的时间间隔必须比对用于进行交错的回波进行数字采样所用的时间间隔更为细微，从而能够以这种方式工作。
存在交错并提高采样率的其他方法，例如使用锁相环路或延迟组件来使针对数字采样器的采样时钟信号细微延迟等，这些方法存在固有问题。通过使针对数字采样器的时钟以递增方式延迟并且对在同一时间点处出现的回波进行再采样将会产生更高的有效采样率，但锁相环路的使用可能引起更高的噪声水平和时钟抖动，这会导致延迟误差并由此造成数字采样率误差。延迟组件也可能会加大噪声并且针对各电路存在显著的延迟差异。
发明内容
诸如125MHz等的较高频率的超声波变换器由于它们能够检验非常薄的测试件而得到广泛使用。对于薄测试件，从生成激发脉冲的时间至接收到回波的时间测量的飞行时间非常小；因此需要较高频率的变换器以实现这些薄测量。
为了对诸如125MHz等的高频返回脉冲进行数字采样，需要高的有效采样率以支持奈奎斯特频率(Nyquist Frequency)定理，其中该定理规定：对于125MHz的回波，必须以该频率的至少两倍、即以250MHz或更大的速率来进行数字采样。现代数字采样模数转换器(ADC)可以实现大于250MHz的采样率但成本和电力消耗较高，可以如本发明所论述的通过连同交错一起使用较低频率的数字采样ADC来避免该情况。
对于本发明，利用数字计数器设置粗略延迟和宽度以初步创建高电压激发脉冲的生成和延迟，然后将该初步创建的高电压激发脉冲发送至电阻器-电容器(RC)时间常数等的细微延迟模拟电路以对粗略延迟进行细微调谐。该粗略延迟所用的数字计数器将根据计数器时钟频率和计数值来创建所期望的激发脉冲起始和宽度。将使用采用RC时间常数、数模转换器(DAC)和比较器电路的细微延迟模拟电路来细微地调整从粗略延迟数字计数器传递来的激发脉冲。该细微延迟模拟电路允许对激发脉冲、进而对由针对数字计数器的时钟频率所设置的粗略延迟进行细微延迟调整。而对激发脉冲进行细微延迟调整将会使回波细微延迟；因此可以通过交错处理来实现对高频变换器回波进行数字采样。
然而，在其它实施例中，本发明无需实现所有这些目的，并且本发明的权利要求书不应当局限于能够实现这些目的的结构或方法。
附图说明
本领域的技术人员通过以下针对优选实施例和附图的说明将会了解其它的目的、特征和优点，其中：
图1是示出与根据本发明的高电压激发脉冲发生器的一个示例相关联的主要组件的示意图；
图2是示出图1所示的各种组件所产生的信号的时序图，其中这些信号得到频率相当低的激发电压脉冲；
图3是示出图1的激发脉冲发生器产生比125MHz变换器的一个时钟脉冲窄的高频激发电压脉冲的能力的时序图；以及
图4是描述图1的脉冲发生器115的电路的示例的示意电路图。
具体实施方式
除了以下所公开的优选实施例或实施例以外，本发明还能够通过其它实施例来实现并且能够以各种方法来实行或执行。因而，应当理解，本发明的应用不限于以下说明书所述的或附图所示的组件的构造和配置的详细内容。如果这里仅描述了一个实施例，则本发明的权利要求书并不局限于该实施例。此外，除非存在表明特定排除、限制或放弃的明确可信的证据，否则不应当限制性地理解本发明的权利要求书。
图1仅描述用于在脉冲发生器115的输出处生成高电压激发脉冲的电路10的一种形式，其中该脉冲发生器115通常驱动超声波厚度测量变换器或裂纹检测装置。该高电压激发脉冲对于诸如涉及125MHz变换器的应用等的高频应用可以为几百伏并且具有小于4ns的脉冲宽度。或者，相反地，该高电压激发脉冲宽度对于低频应用可以更宽。并且，可以以期望的间隔对高电压激发脉冲进行延迟，以使回波交错，从而产生更高的有效采样率。
参考图1，数字信号发生器14是本发明的数字部并且可以在FPGA、CPLD或其它的离散数字组件中实现，其中该数字信号发生器14经由数字计数器100、脉冲宽度和延迟控制器99以及三态电路101、102对激发脉冲的粗略延迟、细微延迟和宽度进行数字控制。数字计数器100的计数率由输入时钟97来设置，其中该输入时钟97可以是设置激发脉冲的粗略延迟和宽度的分辨率的振荡器或其它数字时钟发生器。
继续参考图1，将数字计数器100与脉冲宽度和延迟控制器99中的期望起始计数值进行比较，以通过确定针对三态电路101的enable_start信号来指示激发脉冲的粗略起始何时开始。还将数字计数器100与脉冲宽度和延迟控制器99中的期望结束计数值进行比较，以通过确定针对三态电路102的enable_end信号来指示激发脉冲的粗略结束。
三态电路101和102是数字三态缓冲器，其中分别利用信号coarse_start侧的上拉电阻器95和信号coarse_end侧的上拉电阻器96来将这些数字三态缓冲器各自的输出驱动为0或高阻抗状态以到达RC延迟组件104和107。当来自脉冲宽度和延迟控制器99的信号enable_start和enable_end没有使能时，会将三态电路101、102驱动至高阻抗状态，并且输出coarse_start和coarse_end经由上拉电阻器95和96被拉高。另一方面，当信号enable_start和enable_end使能时，会将输出coarse_start和coarse_end驱动至0以设置激发脉冲的粗略宽度和延迟。coarse_start下降沿和coarse_end下降沿可以如图2所示的相隔几个时钟周期或者如图3所示在同一时钟沿上产生，从而产生与时钟值允许的相比更窄的激发脉冲分辨率。对于诸如125MHz等的高频变换器，需要窄的激发脉冲宽度。在另一实施例中，与图1所示的数字信号发生器14不同，可通过两个数字信号发生器分别输出coarse_start和coarse_end信号。
仍参考图1。三态电路101和102允许经由coarse_start信号侧的上拉电阻器95和coarse_end信号侧的上拉电阻96来将数字电源与低噪声精密模拟电源12去耦，由此消除可能产生噪声的数字电源。低噪声精密模拟电源12可以是精密电压基准装置中的一种，该低噪声精密模拟电源12对包括coarse_start侧的上拉电阻器95和coarse_end侧的上拉电阻器96的所有剩余细微延迟模拟电路13进行馈电。普通的低噪声精密模拟电源12允许经由模拟电路进行更加精确的延迟以进行更加细微的调整。
现在主要参考图1，辅助参考图2和图3。来自脉冲宽度和延迟控制器99的数字值digital_fine_start_a和digital_fine_start_b由数模转换器(DAC)103和105转换成被称为analog_fine_start_a和analog_fine_start_b的模拟电压基准，其中模拟电压基准analog_fine_start_a和analog_fine_start_b用于设置激发脉冲的细微延迟起始A和细微延迟起始B(如图2和3所示)。来自脉冲宽度和延迟控制器99的数字值digital_fine_end_a和digital_fine_end_b经由数模转换器(DAC)106和108转换成被称为analog_fine_end_a和analog_fine_end_b的模拟电压基准，其中模拟电压基准analog_fine_end_a和analog_fine_end_b用于设置激发脉冲的细微延迟结束点(在图2和3中分别表示为C和D)。
在图1、2和3中，RC延迟或RC延迟组件104和107是具有分立的电阻器和电容器以创建如图2和3所示的指数衰减电压的模拟电路，其中如图2和图3所示，命名为rc_delay_start和rc_delay_end的信号是根据输入信号coarse_start和coarse_end所创建的。本领域技术人员已知该指数衰减率基于电阻器和电容器的选择。在一个示例中，使用1K ohm的电阻器和22pf的电容器。RC电路优选应当具有电阻值低且电容值高的低阻抗。原因是由于电阻高的电阻器可能具有高杂散电容并且可以产生大的RC时间常数误差。利用极大的RC时间常数，RC电路中的噪声可能会造成针对比较器的输出误差并且使激发脉冲定时和宽度无法预测。优选的时间常数约为两个数字时钟周期。
仍参考图1、2和3，经由比较器109和110将来自RC延迟104的指数衰减电压rc_delay_start与电压基准analog_fine_start_a和analog_fine_start_b进行比较。在rc_delay_start等于或小于电压基准analog_fine_start_a和analog_fine_start_b的情况下，control_start_a和control_start_b将分别升高以设置在图2和3中分别描述为A和B的激发脉冲的细微延迟起始点。
同样，经由比较器111和112将来自RC延迟107的指数衰减电压rc_delay_end与电压基准analog_fine_end_a和analog_fine_end_b进行比较。在rc_delay_end等于或小于电压基准analog_fine_end_a和analog_fine_end_b的情况下，control_end_a和control_end_b将分别升高以设置在图2和图3中描述为C和D的激发脉冲的细微延迟结束点。基于DAC 103、105、106和108的期望设置来设置激发脉冲的细微延迟和宽度。
参考图1，比较器109和111输出信号control_start_a和control_end_a，其中这些信号control_start_a和control_end_a被馈送至与(AND)门113以产生control_a，从而如从图2和3的hv_excitation_pulse可看出对高电压脉冲发生器115设置上侧控制的起始和结束。在作为针对与门113的非反相输入的信号control_start_a和作为针对与门113的反相输入的信号control_end_a这两者都低的情况下，control_a将为低。如图2和图3所示，在control_start_a升高并且control_end_a为低的情况下，control_a升高；在control_start_a保持高并且control_end_a升高的情况下，control_a降低。
同样，比较器110和112将输出信号control_start_b和control_end_b提供至与门114以产生control_b，从而设置针对高电压脉冲发生器115的下侧控制的起始和结束。在信号control_start_b(针对与门114的非反相输入)和信号control_end_b(针对与门114的反相输入)这两者都低的情况下，control_b将为低。如图2和图3所示，在control_start_b升高并且control_end_b为低的情况下，control_b升高；在control_start_b保持高并且control_end_b升高的情况下，control_b降低。
现在主要参考图2，辅助返回参考图1。图2示出描述目的在于大于单个数字时钟周期的激发脉冲宽度的示例的时序图。信号时钟是馈送至数字信号发生器以产生coarse_start信号和coarse_end信号的数字时钟。三态电路101和102所提供的coarse_start信号和coarse_end信号分别馈送至RC延迟104和107，以基于电阻器和电容器选择来分别产生衰减电压信号rc_delay_start和rc_delay_end。分别利用比较器109和110将衰减电压信号rc_delay_start与基准电压信号analog_fine_start_a和analog_fine_start_b进行比较。在rc_delay_start等于或小于基准电压信号analog_fine_start_a和analog_fine_start_b的情况下，control_start_a和control_start_b分别升高以分别设置激发脉冲中的细微延迟起始A和细微延迟起始B。利用比较器111和112将衰减电压信号rc_delay_end与基准电压analog_fine_end_a和analog_fine_end_b进行比较。在rc_delay_end等于或小于基准电压信号analog_fine_end_a和analog_fine_end_b的情况下，control_end_a和control_end_b分别升高以设置激发脉冲的细微延迟结束点C和D。信号control_start_a和control_end_a通过与门113以产生control_a，从而控制激发脉冲的上侧FET 200。信号control_start_b和control_end_b通过与门114以产生control_b，从而控制激发脉冲的下侧FET 202。(图4示出FET的信号)。脉冲发生器115分别响应于来自与门113和114的控制信号control_a和control_b来生成针对超声波变换器的信号hv_excitation_pulse。
现在主要参考图3，辅助返回参考图1。如从图3看出，对于诸如具有125MHz等的较高频率应用，期望激发脉冲宽度为4ns以下，这可以是比针对数字信号发生器的时钟可以提供的时间间隔小的时间间隔。为了创建比时钟信号所允许的脉冲宽度窄的脉冲宽度，coarse_start值和coarse_end值需要在同一时钟周期内降低，并且将仅通过精细延迟来控制剩余延迟。信号时钟100是馈送至数字信号发生器99以同时设置coarse_start和coarse_end的数字时钟。信号coarse_start和coarse_end馈送至RC延迟104和107，以分别基于电阻器和电容器选择来产生衰减电压rc_delay_start和rc_delay_end信号。利用比较器109和110将衰减电压信号rc_delay_start与基准电压信号analog_fine_start_a和analog_fine_start_b进行比较。在rc_delay_start等于或小于基准电压信号analog_fine_start_a和analog_fine_start_b的情况下，control_start_a和control_start_b分别升高以设置激发脉冲的细微延迟起始A和细微延迟起始B。利用比较器111和比较器112将衰减电压rc_delay_end与基准电压analog_fine_end_a和analog_fine_end_b分别进行比较。在rc_delay_start等于或小于基准电压信号analog_fine_start_a和analog_fine_start_b的情况下，control_end_a和control_end_b分别升高以设置激发脉冲的细微延迟结束点C和D。信号control_start_a和control_end_a将通过与门以产生control_a，从而控制激发脉冲的上侧FET 200。信号control_start_b和control_end_b通过与门114以产生control_b，从而控制激发脉冲的下侧FET 202。然后，脉冲发生器控制电路115响应于来自与门113和114的的控制信号control_a和control_b来生成针对超声波变换器的信号hv_excitation_pulse。
现在参考图4，辅助返回参考图1。如上所述，脉冲发生器115响应于来自与门113和114的控制信号control_a和control_b来生成针对超声波变换器(未示出)的高电压激发脉冲。来自与门113的control_a信号对场效应晶体管(FET)的栅极进行控制以控制脉冲发生器115的接地端。来自与门114的control_b信号对场效应晶体管(FET)的栅极进行控制以控制脉冲发生器115的通常为负电压的高电压。
继续参考图4，示出脉冲发生器115的更加详细的电路设计，其中上P沟道FET 200经由信号control_a控制接地端并且下N沟道FET 202经由信号control_b控制negative_high_voltage(例如，-200伏)。control_b信号输入并且经由RC电路203产生信号fet_control_b以控制hv_excitation_pulse输出信号404的负沿(可选地称为下降沿或前沿)。control_a信号输入并且经由RC电路201产生信号fet_control_a以控制hv_excitation_pulse输出信号404的正沿(可选地称为上升沿或后沿)。由于信号control_a和control_b是正电压并且需要负电压来驱动P沟道FET 200和N沟道FET 202，因此如RC电路201和203所示，需要电容器。馈送至RC电路201的信号control_a和馈送至RC电路203的信号control_b在时间上偏移以避免击穿电流通过FET。如输出信号hv_excitation_pulse所示，信号control_a的后沿和信号control_b的后沿之间的间距确定高电压激发脉冲的电压转换速率(slewrate)。注意，很重要的一点是，由于细微延迟模拟电路可以对控制信号的上升沿和下降沿进行精确控制，因此作为本电路的优点，能够使该间距保持在最佳范围内。在间距过小的情况下，击穿电流的风险增加；在间距过大的情况下，激发脉冲可能不会如期望那样表现。本领域的技术人员已知产生的hv_excitation_pulse输出信号馈送至超声波变换器(未示出)。
本领域的技术人员应当注意并且理解控制信号和激发脉冲的负电压或正电压的性质是用于示例性目的，这很重要。这里所公开的适用于具有负电压的信号的定时控制方法的框架将等同适用于具有正电压的类似信号。
返回参考图1，应当注意，本发明的一个重要方面是数字信号发生器14可被配置为产生各种期望且稳定的激发脉冲并且下游电路不会改变。通过采用如图1所示的、数字信号和模拟信号这两者一起工作以实现期望范围的激发脉冲宽度和延迟的电路(或者其等效电路)，这样允许本发明与传统的数字脉冲生成方法相比实现激发脉冲的细微连续控制并且实现分数时钟周期脉冲宽度。
在对数字信号发生器14生成数字时钟频率为200MHz(5ns)、激发脉冲宽度为13.75ns的一个示例中，利用整数商(13.75/5ns＝2.75)2来设置coarse_start和coarse_end这些信号之间的宽度，以设置10ns的粗略宽度。其余的(5ns*.75)3.75ns延迟将通过仅对细微延迟结束进行延迟来经由模拟细微延迟电路实现，从而实现13.75ns的整个激发脉冲宽度。
针对超声波变换器的高电压激发脉冲的粗略延迟能力和细微延迟能力允许回波相应地被延迟。因此，可以通过使高电压激发脉冲以递增方式延迟并且经由模数转换器(ADC)对延迟后的回波进行数字采样来实现交错处理。该交错方法提高了回波的数字采样率。
应该注意，在本发明中可以如下可选地使用一些术语。
·analog_fine_start_a可以可选地用作第一基准信号；
·analog_fine_end_a可以可选地用作第二基准信号；
·analog_fine_start_b可以可选地用作第三基准信号；
·analog_fine_end_b可以可选地用作第四基准信号。
还应该注意，在本发明中可以如下可选地使用一些术语。
·比较器109可以可选地用作第一比较器；
·比较器111可以可选地用作第二比较器；
·比较器110可以可选地用作第三比较器；
·比较器112可以可选地用作第四比较器。
尽管本发明的特定特征在一些附图中示出而未在其它附图中示出，但这仅仅是为了方便起见，因为根据本发明可以将每个特征与其它特征中的任意特征或所有特征相组合。如这里使用的术语“包含”、“包括”、“具有”和“具备”应当广义且全面地进行解释并且不局限于任何物理互连。此外，本申请所公开的任何实施例不应当被看作唯一可能的实施例。例如，模拟延迟电路可以包括与这里所论述的RC电路不同的器件或组件。
另外，在本专利的专利申请的审查过程期间进行的任何修改均不是对所提交的申请中呈现的任何权利要求要素的放弃：无法合理地期望本领域的技术人员撰写从字面上包含所有可能的等同对象的权利要求书，许多等同对象在修改时无法预见且超过要放弃的范围(如若存在)的合理解释，修改依据应仅在于与多个等同对象的间接关系，以及/或者存在许多无法期望本申请人描述对任何修改后的权利要求要素的某些非实质性替换的其它理由。
本领域技术人员将会想到其它实施例并且这些实施例包含在所附权利要求书内。

Claims (20)

1.一种脉冲发生电路，用于进行超声波测试或检验，所述脉冲发生电路包括：
数字信号发生器，用于产生粗略起始数字信号和粗略结束数字信号；
第一延迟电路，用于产生由所述粗略起始数字信号触发的第一变化模拟信号；
第二延迟电路，用于产生由所述粗略结束数字信号触发的第二变化模拟信号；
第一数字控制脉冲发生器电路，用于响应于所述第一变化模拟信号和第一基准信号以及响应于所述第二变化模拟信号和第二基准信号来产生第一数字控制脉冲；
第二数字控制脉冲发生器电路，用于响应于所述第一变化模拟信号和第三基准信号以及响应于所述第二变化模拟信号和第四基准信号来产生第二数字控制脉冲；以及
脉冲发生器电路，用于产生如下脉冲，其中该脉冲具有由所述第二数字控制脉冲控制的前沿以及由所述第一数字控制脉冲和所述第二数字控制脉冲控制的宽度。
2.根据权利要求1所述的脉冲发生电路，其中，所述脉冲发生器电路产生如下脉冲，其中该脉冲具有由所述第二数字控制脉冲的前沿控制的前沿以及由所述第一数字控制脉冲的后沿和所述第二数字控制脉冲的后沿之间的间隔控制的宽度。
3.根据权利要求1所述的脉冲发生电路，其中，所述数字信号发生器包括第一三态电路和第二三态电路，其中所述第一三态电路和所述第二三态电路用于响应于时钟信号来分别产生所述粗略起始数字信号和所述粗略结束数字信号。
4.根据权利要求1所述的脉冲发生电路，其中，所述第一延迟电路包括用于产生第一放电电压水平的第一RC电路。
5.根据权利要求4所述的脉冲发生电路，其中，所述第二延迟电路包括用于产生第二放电电压水平的第二RC电路。
6.根据权利要求5所述的脉冲发生电路，其中，所述第一数字控制脉冲发生器电路与第一比较器和第二比较器相连接，所述第一比较器用于在所述第一放电电压水平达到所述第一基准信号的情况下产生所述第一数字控制脉冲的前沿，以及所述第二比较器用于在所述第二放电电压水平达到所述第二基准信号的情况下产生所述第一数字控制脉冲的后沿。
7.根据权利要求6所述的脉冲发生电路，其中，所述第二数字控制脉冲发生器电路与第三比较器和第四比较器相连接，所述第三比较器用于在所述第一放电电压水平达到所述第三基准信号的情况下产生所述第二数字控制脉冲的前沿，以及所述第四比较器用于在所述第二放电电压水平达到所述第四基准信号的情况下产生所述第二数字控制脉冲的后沿。
8.根据权利要求7所述的脉冲发生电路，其中，所述第一数字控制脉冲发生器电路被配置成第一与门，所述第一与门用于响应于所述第一比较器和所述第二比较器的输出来产生所述第一数字控制脉冲。
9.根据权利要求7所述的脉冲发生电路，其中，所述第二数字控制脉冲发生器电路被配置成第二与门，所述第二与门用于响应于所述第三比较器和所述第四比较器的输出来产生所述第二数字控制脉冲。
10.根据权利要求1所述的脉冲发生电路，其中，还包括数模转换器，所述数模转换器用于以恒定电压水平分别生成所述第一基准信号、所述第二基准信号、所述第三基准信号和所述第四基准信号。
11.根据权利要求1所述的脉冲发生电路，其中，在所述粗略起始数字信号和所述粗略结束数字信号之间存在时间间隔的情况下，所述第一数字控制脉冲和所述第二数字控制脉冲部分是所述粗略起始数字信号和所述粗略结束数字信号之间的时间间隔的函数。
12.一种脉冲发生方法，包括：
产生粗略起始数字信号；
产生粗略结束数字信号；
产生第一变化模拟信号；
产生第二变化模拟信号；
响应于所述第一变化模拟信号和第一基准信号以及响应于所述第二变化模拟信号和第二基准信号来产生第一数字控制脉冲；
响应于所述第一变化模拟信号和第三基准信号以及响应于所述第二变化模拟信号和第四基准信号来产生第二数字控制脉冲；以及
产生如下脉冲，其中所述脉冲具有由所述第二数字控制脉冲控制的前沿以及由所述第一数字控制脉冲和所述第二数字控制脉冲控制的宽度。
13.根据权利要求12所述的脉冲发生方法，其中，所述脉冲的前沿由所述第二数字控制脉冲的前沿来控制，并且所述脉冲的宽度由所述第一数字控制脉冲的后沿和所述第二数字控制脉冲的后沿之间的间隔来控制。
14.根据权利要求12所述的脉冲发生方法，其中，所述粗略起始数字信号和所述粗略结束数字信号是响应于分别产生所述粗略起始数字信号和所述粗略结束数字信号的时钟信号来生成的。
15.根据权利要求12所述的脉冲发生方法，其中，所述第一变化模拟信号是第一放电电压水平。
16.根据权利要求15所述的脉冲发生方法，其中，所述第二变化模拟信号是第二放电电压水平。
17.根据权利要求16所述的脉冲发生方法，其中，产生所述第一数字控制脉冲包括：
将所述第一放电电压水平与所述第一基准信号进行比较以构建所述第一数字控制脉冲的前沿，以及
将所述第二放电电压水平与所述第二基准信号进行比较以构建所述第一数字控制脉冲的后沿。
18.根据权利要求16所述的脉冲发生方法，其中，产生所述第二数字控制脉冲包括：
将所述第一放电电压水平与所述第三基准信号进行比较以构建所述第二数字控制脉冲的前沿，以及
将所述第二放电电压水平与所述第四基准信号进行比较以构建所述第二数字控制脉冲的后沿。
19.一种脉冲发生电路，包括：
第一数字信号发生器，用于产生粗略起始数字信号；
第二数字信号发生器，用于产生粗略结束数字信号；
第一延迟电路，其由所述粗略起始数字信号触发，从而产生第一变化模拟信号；
第二延迟电路，其由所述粗略结束数字信号触发，从而产生第二变化模拟信号；
第一数字控制脉冲发生器电路，用于响应于所述第一变化模拟信号和所述第二变化模拟信号至少之一以及一个或多个基准信号来产生第一数字控制脉冲；以及
第二数字控制脉冲发生器电路，用于响应于所述第一变化模拟信号和所述第二变化模拟信号至少之一以及一个或多个基准信号来产生第二数字控制脉冲；以及
脉冲发生器电路，用于生成如下脉冲，其中所述脉冲具有由所述第二数字控制脉冲控制的前沿以及由所述第一数字控制脉冲和所述第二数字控制脉冲控制的宽度。
20.根据权利要求19所述的脉冲发生电路，其中，所述第一数字控制脉冲发生器电路响应于所述第一变化模拟信号和第一基准信号以及响应于所述第二变化模拟信号和第二基准信号来产生所述第一数字控制脉冲，并且所述第二数字控制脉冲发生器电路响应于所述第一变化模拟信号和第三基准信号以及响应于所述第二变化模拟信号和第四基准信号来产生所述第二数字控制脉冲。
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