CN103426822A - 使用减少数量间隔件形成以嵌埋半导体材料作为源极/漏极区的半导体设备的方法 - Google Patents

使用减少数量间隔件形成以嵌埋半导体材料作为源极/漏极区的半导体设备的方法 Download PDF

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Abstract

本揭露涉及使用减少数量间隔件形成以嵌埋半导体材料作为源极/漏极区的半导体设备的方法，其方法的步骤包括：形成第一晶体管和第二晶体管的栅极结构于半导体基板之上；形成衬垫层于该栅极结构之上及进行多个延伸离子植入工艺通过该衬垫层以形成延伸植入区于用于该第一晶体管和该第二晶体管的该基板中。该方法还包括形成接近于该第一晶体管的该栅极结构的第一侧壁间隔件，及位于该第二晶体管之上的图案化硬掩模层；进行至少一道蚀刻工艺以移除该第一侧壁间隔件、该硬掩模层和该衬垫层；形成接近于该等栅极结构二者的第二侧壁间隔件，以及进行多个源极/漏极离子植入工艺以形成深源极/漏极植入区于用于该第一晶体管和该第二晶体管的该基板中。

Description

使用减少数量间隔件形成以嵌埋半导体材料作为源极/漏极区的半导体设备的方法
技术领域
一般来说，本发明是关于复杂的半导体设备的制造，以及，更具体地，使用包含了减少的间隔件的新式工艺流程以形成半导体设备的各种方法。 
背景技术
先进集成电路（如中央处理器、储存设备、ASIC（特定应用集成电路）等及其类似者）需要根据特定的电路布局在给定的芯片面积中形成大量的电路组件。金属氧化物场效晶体管(MOSFETs or FETs)代表一种实质上决定集成电路的效能的电路组件的重要类型。FET(无论是NFET或PFET)典型为一种设备，其包括源极区、漏极区、位于源极区和漏极区之间的信道区，以及位于信道区上的栅极电极。栅极绝缘层位于栅极电极与将形成于基板中的信道区之间。与源极区和漏极区有电性接触，并且通过控制施加到栅极电极的电压控制通过FET的电流。若无施加到栅极电极的电压，那么就无电流通过设备(忽略不期望的漏电流，这是相对小的)。然而，当施加适当的电压到栅极电极时，信道区变成导电性，以及电流被允许通过导电性信道区流过源极区和漏极区之间。传统上，FET一直是实质上平面的设备，但类似的操作原则适用于更多三维FET结构，和通常称为鳍式场效晶体管（FinFET）的设备。 
晶体管的形成通常包含进行一个或多个离子植入工艺以形成各种掺杂区于基板中，如晕植入区、延伸植入区和深源极/漏极植入区。在许多的情况下，一个或多个间隔件是形成相邻于栅极电极结构以利控制各种植入区的位置。通常情况下，这些间隔件是由氮化硅制成以促进加工。更具体地，往往是选择氮化硅，因为它相对于硅基板和下方二氧化硅衬垫层（当氮化硅被移除时，通常作为蚀刻停止层）可以很 容易地被蚀刻，从而被移除。 
图1A到图1G描绘一个用于形成半导体设备100的示范性的背景技术的工艺流程，该半导体设备100使用示范性的氮化硅间隔件的组合而包括示范性PFET晶体管100P和示范性NFET晶体管100N。如图1A中所示，工艺开始于在被示范性浅沟槽隔离结构12所分开的基板10区中和上的PFET晶体管100P和NFET晶体管100N形成示范性栅极结构14。栅极结构14一般包括栅极绝缘层14A和一个或多个导电性栅极电极层14B。由如氮化硅材料制成的栅极帽盖层16形成于栅极结构14之上。也描绘于图1A中为示范性衬垫层18，由具有约3至5纳米厚度的如二氧化硅的材料所制成，其共形地（conformally）沉积在设备100上。描绘此处的栅极结构14是意图在本质上为示意性和代表性的，因为使用在栅极结构14的建构材料对比于NFET晶体管100N来说是不同于PFET晶体管100P的，例如PFET晶体管100P可具有多个导电性金属层等。栅极绝缘层14A可包括各种材料，如二氧化硅、氮氧化硅、高介电常数（介电常数值大于10）绝缘材料。栅极电极层14B可包括一个或多个导电性材料层，如多晶硅、金属...等。描绘于图1A的结构可通过进行各种己知技术而形成。例如，构成栅极绝缘层14A、栅极电极层14B和栅极帽盖层16的材料层可毯覆式地沉积于基板10之上，以及，之后通过图案化掩模层（未图标）进行一个或多个蚀刻工艺以定义描绘于图1A的基本结构。之后，执行共形沉积工艺以形成衬垫层18。 
图1B描绘在已进行数道工艺操作后的设备100。更具体地，针对PFET晶体管100P和NFET晶体管100N二者，具有基部宽度约5-10纳米的示范性第一侧壁间隔件20（例如，氮化硅）是形成于相邻于衬垫层18。第一间隔件20可通过沉积一层间隔件材料然后进行非等向性蚀刻工艺而形成。氧化物衬垫层18的曝露水平部分在间隔件20形成后被移除。接着，掩模层（未图标），如光阻掩模，是形成为覆盖NFET晶体管100N和曝露PFET晶体管100P以提供进一步加工。然后，对曝露的PFET晶体管100P进行一个或多个离子植入工艺以形成在基板10中的各种掺杂区。更具体地说，在图1B描绘的要点处，可使用N型掺杂物材料进行成角度的离子植入工艺以形成所谓的晕植入区21P 于基板10中以提供给PFET晶体管100P，以及可使用P型掺杂物材料进行另一垂直离子植入工艺以形成延伸植入区23P以提供给PFET晶体管100P。此后，非常快速的退火工艺，如雷射退火工艺，可在温度约1250℃下进行约10毫秒左右以在隶属于上述讨论的离子植入工艺中的区域修复损坏的基板10的晶格结构。植入区21P、23P是示意性地描绘，而它们位于它们在退火工艺进行后，一些植入的掺杂物材料的迁移可能己发生的位置。 
图1C也描绘已对设备100进行数道工艺操作后的设备100。更具体地，如氮化硅材料制成的硬掩模层17是形成于PFET晶体管100P和NFET晶体管100N之上。硬掩模层17可通过毯覆式沉积横跨设备100而被形成，以及之后，形成掩模层(未图标)，如光阻掩模，以利覆盖NFET晶体管100N和曝露PFET晶体管100P以提供给进一步的加工。接着，执行非等向性蚀刻工艺以从PFET晶体管100P之上移除硬掩模层17。此工艺导致PFET晶体管100P上相邻于第一侧壁间隔件20的第二侧壁间隔件22的形成。在一些实施例中，第二侧壁间隔件22可具有约4-8纳米的基部宽度。然后，进行一个或多个蚀刻工艺以定义在基板10区中最终将用来形成用于PFET晶体管100P的源极/漏极区的空腔24。空腔24的深度和形状可依特定应用而改变。在一个例子中，空腔24可具有约70纳米的总深度25，空腔24可通过进行初始干式非等向性蚀刻工艺而被形成40至50纳米的深度，并在其后，进行湿式蚀刻工艺，例如，使用具有基于基板10的结晶结构而改变的蚀刻率的TMAH，例如使用TMAH的蚀刻工艺在110方向上会呈现较100方向上更高的蚀刻速率。 
图1D描绘在进行磊晶沉积工艺以形成磊晶硅/锗区26于空腔24(图1C)中后的设备100。在所描绘的例子中，区26具有在基板10的表面10S上延伸的过填充部（overfill portion）。在所描绘的例子中，磊晶硅/锗区26的最上方表面在基板10上方延伸约为25纳米的距离27。区26可通过进行公知的磊晶沉积工艺而形成。在图1D中的设备100也经受蚀刻工艺（例如，热磷酸）用于移除所有曝露的氮化物材料，诸如硬掩模层17、第一间隔件20、第二间隔件22和栅极帽盖层16。 
如图1E所示，任何原衬垫层18的残存部分可被移除而包括例如 3-5纳米二氧化硅的新衬垫层18A可被形成于衬垫层18的地方。或者，原衬垫层18可残存在适当之处。之后，具有约5-10纳米的示范性基部宽度的示范性第三侧壁间隔件28(例，氮化硅)是形成于相邻于衬垫层18A以提供给PFET晶体管100P和NFET晶体管100N二者。第三侧壁间隔件28可通过沉积一层间隔件材料及之后进行非等向性蚀刻工艺而形成。接下来，掩模层(未图标)，如光阻掩模，是形成为覆盖PFET晶体管100P和曝露NFET晶体管100N以供进一步的加工。然后，对曝露的NFET晶体管100N进行一个或多个离子植入工艺以形成各种掺杂区于基板10中。更具体地，描绘于图1E的要点在于，可使用P型掺杂物材料进行成角度离子植入工艺以形成所谓晕植入区21N于基板10中以提供给NFET晶体管100N，以及可使用N型掺杂物材料进行另一垂直离子植入工艺以形成延伸植入区23N以提供给NFET晶体管100N。之后，非常快速的退火工艺，如雷射退火工艺，可在温度约1250℃下进行约10毫秒左右以在隶属于上述讨论的离子植入工艺中的区域修复损坏的基板10的晶格结构。植入区21N、23N是示意性地描绘，而且它们位于它们在退火工艺进行后，一些植入的掺杂剂材料的迁移可能己发生的位置。 
接着，如图1F所示，一组第四侧壁间隔件30(例如，氮化硅)是针对PFET晶体管100P和NFET晶体管100N二者而形成。虽然在附图中未被描绘，但在形成第四侧壁间隔件30前，可先形成例如为3-5纳米的二氧化硅的另一共形衬垫层以便覆盖第三侧壁间隔件28。其后，使用为本技术领域的技术人员所熟知适合的掩模层和适合的掺杂物材料对PFET晶体管100P及NFET晶体管100N进行深源极/漏极离子植入工艺以形成P掺杂源极/漏极植入区29P于PFET晶体管100P上及形成N掺杂源极/漏极植入区29N于NFET晶体管100N上。然后进行一个或多个退火工艺以修复基板10的晶格损坏并活化植入的掺杂物材料。 
图1G描绘己在设备100上形成金属硅化物区32之后的设备100。更具体地，金属硅化物区32是形成于晶体管100P、100N的栅极结构14B和源极/漏极区上。为免模糊附图，先前所述的各种掺杂区未描绘在图1G中。金属硅化物区32可由任何金属硅化物制成，以及金属硅 化物可使用传统硅化技术而形成。金属硅化物区32不须要是与在PFET晶体管100P和NFET晶体管100N二者上相同的金属硅化物材料，但也可以是相同金属硅化物材料的情形。虽然在附图中未描绘，但设备100的制造可包括数个额外的步骤，如在绝缘材料层中形成在多个导电接触件或插塞以便建立与晶体管的源极/漏极区的电性连接。 
上述揭露的技术提供了在工艺流程中形成四个间隔件的各种要点。在上述工艺流程中这么多间隔件的形成提供了一个机制，从而使各种掺杂区的位置可被定位，以利于单独提升PFET晶体管100P和NFET晶体管100N的性能表现。然而，这么多间隔件的形成也有不利的一面。更具体地，在各种间隔件的形成期间，曝露的基板（也就是，基板中将形成源极/漏极区的基板区域）也会被攻击，这样会在这些区域导致不期望的基板局部凹处。此外，这样的间隔件形成包含对每个间隔件执行多重工艺操作，也就是，至少包括间隔件材料的沉积和随后进行用以定义每个间隔件的非等向性蚀刻工艺的步骤。在某些情况下，如上述所讨论者，在特定工艺流程期间形成多个间隔件也可能必须在工艺流程中的某些点执行蚀刻工艺以移除一个或多个侧壁间隔件。总之，上述的工艺流程，其中，四个侧壁间隔件的形成，包含进行对制造商而言既耗时又昂贵的数个工艺操作，而且这么多的工艺步骤的表现可能导致额外的加工复杂度及造成晶体管设备其它方面的损坏。 
本发明是揭露使用新颖工艺流程以形成半导体设备的各种方法，该新颖工艺流程包括减少间隔件的数量而可避免或者至少减少上述的一个或多个问题的影响。 
发明内容
以下介绍本发明的简化概要，以提供对本发明一些方面的基本了解。本概要并非本发明的详尽概述。不应视为对本发明的识别关键或重要元素，又或用以描写本发明的范围。它的唯一目的是以简单的形式提出一些概念作为稍后将讨论的更详细的说明的前言。 
一般来说，本揭露是关于使用能减少间隔件数量的新颖工艺流程以形成半导体设备的各种方法。在一个例子中，这里所公开的方法包 括以下步骤：于半导体基板之上形成第一晶体管的栅极结构和第二晶体管的栅极结构；形成衬垫层于用于该第一和第二晶体管的栅极电极之上及进行多个延伸离子植入工艺通过该衬垫层以形成延伸植入区于用于该第一晶体管和该第二晶体管的该基板中。该方法还包括形成接近该第一晶体管的该栅极结构的第一侧壁间隔件，及在位于该第二晶体管之上的图案化硬掩模层；进行至少一道蚀刻工艺以移除至少该第一侧壁间隔件、该硬掩模层和该衬垫层；形成接近于该等栅极结构二者的第二侧壁间隔件，以及进行多个源极/漏极离子植入工艺以形成深源极/漏极植入区于用于该第一晶体管和该第二晶体管的该基板中。 
在另一个说明性例子中，在此处揭露的方法包括：形成用于PFET晶体管的栅极结构及用于NFET晶体管的栅极结构；形成衬垫层于该等栅极结构之上；进行多个延伸离子植入工艺通过该衬垫层而形成延伸植入区于用于该PFET晶体管和该NFET晶体管的该基板中；形成接近该PFET晶体管的该栅极结构的第一侧壁间隔件，及位于该NFET晶体管之上的图案化硬掩模层。在此实施例中，该方法也包括:进行磊晶沉积工艺以形成接近该PFET晶体管的该栅极结构的硅/锗材料或硅/碳材料；在进行该磊晶沉积工艺后，进行至少一道蚀刻工艺以移除至少该第一侧壁间隔件、该图案化硬掩模层和该衬垫层，形成接近该PFET晶体管和该NFET晶体管的该等栅极结构二者的第二侧壁间隔件，其中该第二侧壁间隔件具有大于该第一侧壁间隔件的基部宽度的基部宽度；以及该第二侧壁间隔件在适当位置时，进行多个源极/漏极离子植入工艺以形成深源极/漏极植入区于用于该PFET和该NFET晶体管二者的该基板中。 
本揭露还提供一种方法，包括于半导体基板之上形成用于PFET晶体管的栅极结构及用于NFET晶体管的栅极结构；形成衬垫层于该栅极结构和该半导体基板之上；进行多个延伸离子植入工艺通过该衬垫层，以形成延伸植入区于用于该PFET晶体管和该NFET晶体管的该基板中；形成硬掩模层于该PFET晶体管和该NFET晶体管之上；形成蚀刻掩模于该NFET晶体管之上的该硬掩模层之上，其中该蚀刻掩模覆盖该NFET晶体管及曝露在该PFET晶体管之上的该硬掩模层以用于进一步的加工；在该硬掩模层上进行非等向性蚀刻工艺通过该蚀刻掩 模，以借此形成接近该PFET晶体管的该栅极结构的第一侧壁间隔件，及位于该NFET晶体管之上的图案化硬掩模层；以在适当位置的该第一侧壁间隔件进行至少一道第一蚀刻工艺，以定义在该基板中接近该PFET晶体管的该栅极结构的多个空腔；进行磊晶沉积工艺，以形成硅/锗材料或硅/碳材料于该空腔内；进行至少一道第二蚀刻工艺，以移除至少位于邻接该PFET晶体管的该栅极结构的该第一侧壁间隔件、位于该NFET晶体管之上的该图案化硬掩模层及该衬垫层；在进行至少一道该第二蚀刻工艺后，形成接近于该PFET晶体管的该栅极结构和该NFET晶体管的该栅极结构二者的第二侧壁间隔件；以及该第二侧壁间隔件在适当位置时，进行多个源极/漏极离子植入工艺，以形成深源极/漏极植入区于用于该PFET晶体管和该NFET晶体管的该基板中。 
附图说明
通过参考上列描述并配合附图可理解本揭露内容，其中相同的组件符号标识类似的组件，并且其中： 
图1A到图1G描绘用于形成半导体设备的一个说明性背景技术工艺流程;以及 
图2A到图2I描绘使用揭露于此的方法以形成使用能减少间隔件数量的新颖工艺流程的半导体设备的各种说明性范例。 
虽然揭露于此的标的容许各种修改和替代，但已通过范例显示其特定具体实施例并且在此详细描述。然而，应当了解，于此的特定具体实施例的描述并非意图将本发明显定于所揭露的特定形式，相反地，其意图是要涵盖所有落入通过所附权利要求书所定义的本发明的范围和精神的修改、等效以及替代者。 
符号说明 
10                基板 
10S               过填充部 
12                浅沟槽隔离结构 
14                栅极结构 
14A               栅极绝缘层 
14B               栅极电极层 
15                再氧化层 
16                栅极帽盖层 
17,225            硬掩模层 
18                衬垫层 
18A               新衬垫层 
20,225A           第一侧壁间隔件 
21P,21N,221P,221N 晕植入区 
22,229            第二侧壁间隔件 
23P,23N,223P,223N 延伸植入区 
24                空腔 
25                总深度 
26                磊晶半导体材料区 
27                距离 
28                第三侧壁间隔件 
29N,232N          深源极/漏极植入区 
29P,232P          P掺杂深源极/漏极植入区 
30                第四侧壁间隔件 
32                金属硅化物区 
100,200           设备 
100N,200N         NFET晶体管 
100P,200P         PFET晶体管 
227               掩模层。 
具体实施方式
以下描述本发明的各种说明性实施例。为了清楚起见，并非所有实际实行的特征被描述在本说明书中。当然可以理解，在任何实际实施例的发展中，必须作出许多实作特定的决定以达到开发者的特定目标，例如符合系统相关及和商业相关的约束，这会依实作的不同而改变。此外，将理解到，这样的实践努力可能是复杂和耗时的，不过对那些受益于本公开的本领域中的普通技术人员而言为常规的工作。 
现在，将参照附图描述本发明。各种结构、系统和装置是示意性地描绘于附图中仅用于说明的目的，以便于不因本领域技术人员周知的细节而模糊本发明。不过，还是包括附图以描述和说明本发明的示范性例子。本文没有特别定义的用语或词组(也就是，与本领域技术人员所理解的普通惯用意思不同的定义)是想要用用语或词组的一致用法来暗示。在这个意义上，希望用语或词组具有特定的意思时(也就是，不同于本领域技术人员所理解的意思)，则会在本专利说明书中以直接明白地提供特定定义的方式清楚地陈述用于该用语或词组的特定定义。 
本揭露是关于使用相比于参考图1A到图1G所述的背景技术工艺流程所述的包含减少间隔件数目的新颖工艺流程以形成半导体设备的各种方法。此种新颖工艺流程可倾向于降低制造成本和处理复杂性，且可倾向于至少减少与之前所述的背景技术工艺流程说明相关的一些问题。对本领域技术人员来说，在完整阅读本申请时显而易见的是，本方法可应用于各种技术，例如，基于MOS的技术...等，并且容易应用于各种设备，包含但不限于逻辑设备、内存设备...等。参照图2A到图2I，将更详细地描述对于揭露于此的方法和设备的各种说明性实施例。在一定程度上，在图2A到图2I和图1A到图1G所用的各种组件的相同组件符号，与设备100相关的那些组件的先前讨论是同样适用于设备200。 
图2A为说明性的半导体设备200在制造的早期阶段的简化视图。半导体设备200包含说明性PFET晶体管200P和说明性NFET晶体管200N。如在图2A中所示，工艺开始于为在被说明性浅沟槽隔离结构12所分开的基板10的有效区中和之上的PFET晶体管200P和NFET晶体管200N形成说明性栅极结构14。栅极结构14一般包括栅极绝缘层14A和一个或多个导电性的栅极电极层14B。由如氮化硅材料制成的栅极帽盖层16，在栅极图案化操作之前形成在包括栅极结构14的材料层上。此外，在图2A中描绘的是视需要的再氧化层15，例如，二氧化硅，再氧化层15可在栅极图案化操作完成后形成在曝露的硅表面上。再氧化层15可能不在所有的应用中被需求，因此在任何下列附图中并未示出。再者，在图2A中也描绘有示范性的衬垫层18，由如二 氧化硅的材料制成，具有约3-5纳米的厚度，通过例如，化学气相沉积或原子层沉积工艺一致地沉积在装置200上。描绘于图2A的栅极结构14是意图在本质上为示意性和代表性的，因为使用在栅极结构14的建构材料对比于NFET晶体管200N来说可以不同于PFET晶体管200P。基板10可具有各种组构，例如所描绘的块状硅组构。基板10也可具有绝缘体上覆硅（SOI）的组构，其包括块状硅层、埋入绝缘层和主动层，其中半导体设备是形成在主动层中和上方。因此，基板或半导体基板等用语应被理解为涵盖所有半导体结构的形式。基板10也可以由硅以外的材料制成。 
在完整阅读本申请案之后，本领域技术人员将了解到，栅极结构14可以是任何所需的结构，并包括各种不同的材料，如由多晶硅或金属等制成的一个或多个导电层，以及一层或多层绝缘材料，如二氧化硅、高介电常数材料等。此外，用作NFET晶体管200N的栅极结构14可较用作PFET晶体管200P的栅极结构14来说具有不同的材料组合。因此，栅极结构14的建构的特定细节与栅极结构14的形成方式不应被认为是本发明的限制。例如，栅极结构14可以使用所谓的“先形成栅极（gate-first）”或“后形成栅极（gate-last）”技术。 
接着，如在图2B中所示，使用适当的掩模层，进行各种植入工艺通过衬垫层18以形成晕植入区（221P，221N）和延伸植入区（223P，223N）于PFET晶体管200P和NFET晶体管200N二者中。由于将进行以下讨论的植入工艺通过衬垫层18，所以典型对基板的曝露部分进行的各种离子植入工艺的植入剂量及/或植入能量可增加约20％左右。例如，可在约3keV的能量等级下使用约1e13离子/平方公分的掺杂物剂量对曝露基板进行典型的延伸植入工艺，同时可在约4-5keV的能量等级下使用约1e15离子/平方公分的掺杂物剂量进行扩展植入工艺通过衬垫层18。植入区可以任何顺序形成，例如，植入区可优先形成于PFET晶体管200P或NFET晶体管200N的任一个上。 
在一个示范性的工艺流程中，掩模层（未图标），如光阻掩模，是形成为覆盖NFET晶体管200N和曝露PFET晶体管200P，使得用于PFET晶体管200P的各种掺杂区可形成在基板10中。更具体地说，在图2B中所描绘之处，已使用N型掺杂物材料进行成角度的晕离子植 入工艺以形成示意性描绘之用在PFET晶体管200P的晕植入区221P，以及已使用P型掺杂物材料进行其它垂直延伸植入工艺以形成用在PFET晶体管200P的延伸植入区223P。 
继续参考图2B，在NFET晶体管200N之上的掩模层（未图标）被移除，并且形成如光阻掩模的掩模层（未图标）以利覆盖PFET晶体管200P及曝露NFET晶体管200N，使得用于NFET晶体管200N的各种掺杂区可形成在基板10中。更具体地说，在图2B中所描绘之处，已使用P型掺杂物材料进行成角度的晕离子植入工艺以形成示意性描绘的用在NFET晶体管200N的晕植入区221N，以及已使用N型掺杂物材料进行其它垂直延伸植入工艺以形成用在NFET晶体管200N的延伸植入区223N。 
此后，在一个说明性实施例中，非常快速的退火工艺，如雷射退火工艺，可在温度约1250℃下进行约10毫秒左右以在隶属于上述讨论的离子植入工艺中的区域中修复基板10的损坏的晶格结构。示意性地描绘出植入区221P、223P、221N、223N，而它们位于它们在退火工艺进行后，一些植入的掺杂物材料的迁移可能己发生的位置。 
接着，如在图2C中所示，如氮化硅的材料制成的硬掩模层225是形成于PFET晶体管200P和NFET晶体管200N之上。硬掩模层225可使用化学气相沉积以通过毯覆式沉积(blanket deposition)横跨设备200而形成。硬掩模层225的厚度可取决于特定的应用而变化，例如，5-8纳米。此后，掩模层227，如光阻掩模，是形成于设备200的上方以利覆盖NFET晶体管200N和曝露PFET晶体管200P以用于进一步的加工。 
接着，如图2D所示，进行非等向性蚀刻工艺(以在适当地方的掩模层227)以从PFET晶体管200P之上移除硬掩模层225的曝露部分。此工艺导致相邻于PFET晶体管200P的第一侧壁间隔件225A的形成。在一些实施例中，第一间隔件225A可具有约4-8纳米的基部宽度。掩模层227接下来通过进行例如灰化工艺而被移除。这导致在图2D中所描绘的结构，其中硬掩模层225维持位于NFET晶体管200N的上方。 
图2E描绘出在已进行多个工艺后的设备200。更具体地，进行一个或多个蚀刻工艺以移除衬垫层18（例如，氮化硅）的曝露部分从而 曝露基板10的表面和PFET晶体管200P上的栅极帽盖层16。然后，进行一个或多个蚀刻工艺以定义最终将被形成在基板10的提供给PFET晶体管200P的源极/漏极区内的空腔24。空腔24的深度和形状可依与背景技术设备100讨论相关的所事先注明的特定应用而改变。在一个例子中，空腔24可具有约70纳米的总深度25，空腔24可通过进行初始干式非等向性蚀刻工艺而形成40至50纳米的深度，并在其后，进行使用例如TMAH的湿式蚀刻工艺，TMAH具有根据基板10的结晶结构而改变的蚀刻率，例如，使用TMAH的蚀刻工艺在110方向上存在较100方向上更高的蚀刻速率。 
图2F描绘在已进行磊晶沉积工艺后以在空腔24中形成磊晶半导体材料区26（如硅/锗或硅/碳）的设备200。在描绘例子中，区26具有在基板10的表面上方延伸的过填充部。磊晶半导体材料区26可通过进行公知的磊晶沉积工艺而形成。 
接着，如图2G所示，进行一个或多个蚀刻工艺以移除氮化硅材料及衬垫层18的曝露部分。在一个实施例中，可进行对二氧化硅和氮化硅为非高选择性的湿式蚀刻工艺以移除各种材料，如氮化硅掩模层225（在NFET设备200N之上）、在PFET设备200P上的第一侧壁间隔件225A、衬垫层18的曝露部分，以及氮化硅的栅极帽盖层16，从而导致如图2G所描绘的结构。在另一个例子中，可以进行三个步骤的蚀刻程序以去除氮化硅-二氧化硅-氮化硅的材料，例如，热磷酸蚀刻接着稀氢氟酸蚀刻，再接着另一道热磷酸蚀刻。此后，如果希望或需要的话，可以进行很短的稀氢氟酸清洗工艺以移除任何目前可能残存的二氧化硅材料，例如在图2A中所描绘的再氧化层15（如果有采用此层的话）。在一个说明性实施例中，在这些各种蚀刻工艺结束时，可曝露栅极结构的侧壁且基板10的表面和半导体材区26没有任何二氧化硅或氮化硅材料。 
接着，如图2H所示，针对PFET晶体管200P和NFET晶体管200N二者，形成具有约15-20纳米的示范性基部宽度的相对大的第二侧壁间隔件229相邻于栅极结构。第二间隔件229可包括各种不同材料及可通过沉积间隔件材料层，如氮化硅，而形成，其后进行非等向性蚀刻工艺。 
接着，使用适当的掩模层，如在图2I所示，进行各种深源极/漏极离子植入工艺以形成深源极/漏极植入区于具备第二侧壁间隔件229的PFET晶体管200P和NFET晶体管200N二者的指定位置中。深源极/漏极植入区可优先形成在PFET晶体管200P或NFET晶体管200N上。在一个示范性的工艺流程中，掩模层（未图标），如光阻掩模，是形成为覆盖PFET晶体管200P及曝露NFET晶体管200N用于进一步的加工。然后，进行离子植入工艺以形成P掺杂深源极/漏极植入区232P给PFET晶体管200P。接着，移除在NFET晶体管200N上方的掩模层（未图标），以及形成如光阻掩模的掩模层（未图标）以覆盖PFET晶体管200P及曝露NFET晶体管200N，使得给NFET晶体管200N的源极/漏极掺杂区可被形成于基板10中。更具体地，是使用N型掺杂物材料进行另一垂直离子植入工艺为NFET晶体管200N形成深源极/漏极植入区232N。 
此后，在一个说明性实施例中，非常快速的退火工艺，如雷射退火工艺，可在温度约1250℃下进行约10毫秒来修复在如上所述的己受到离子植入工艺的区域中基板10中损坏的晶格结构并活化植入的掺杂物材料。示意性地描绘出植入区232P和232N，它们是位于在退火工艺已进行后，植入的掺杂物材料可能己发生一些迁移的位置。在制造过程的此时，可进行传统的制造操作以完成设备200的制造。例如，可形成金属硅化物区（未图标）在曝露的栅极电极层14B及形成于基板10中的源极/漏极区上。金属硅化物区可被任何金属硅化物制成，而它们可使用传统硅化技术形成。形成金属硅化物区的典型进行步骤是：（1）沉积耐火金属层；（2）进行引起耐火金属与底层含硅材料反应的初始加热工艺；（3）进行蚀刻工艺以移除耐火金属层的未反应的部分；以及（4）进行额外的加热工艺以形成金属硅化物的最终相。这种硅化工艺的细节对本领域的技术人员是公知的。金属硅化物区在PFET晶体管200P和NFET晶体管200N二者上不必为相同的金属硅化物材料，但在某些实施例中的情况下可能相同。虽然在附图中未描绘，设备200的制造也可包括数个额外的步骤，如形成多个导电性接触间或插塞于绝缘材料层中以便建立与晶体管的源极/漏极区的电性连接。 
应当注意的是，当在实施方式或权利要求中论述时，某些间隔件 或间隔件的组合是位于“接近”结构或组件，如栅极结构，这样的语言将被理解为涵盖间隔件或间隔件的组合实际上接触如栅极结构的结构或组件的状况，以及在间隔件与结构或组件之间有一个或多个中间材料层的状况。例如，在某些情况下，可能有衬垫层18或其它间隔件位于所提及的间隔件与所提及的结构之间，如在此所描绘的示范性栅极结构14。此外，权利要求可能简略表达为“第一”间隔件或“第一”类型的工艺，这样的语言不意味着这样的间隔件或工艺是真的是第一个被制成或进行于设备200上的间隔件或工艺。 
上文所揭露的特定实施例仅仅是说明性的，因为本发明可以不同但等效的方式修改或实施，这对那些受益于此处的教示的本领域技术人员来说是显而易见的。例如，阐述于上的工艺步骤可以不同的顺序进行。此外，除了其它如下的权利要求书所述者，不意图限制于此示出的建构或设计的细节。因此显然揭露于上的特定实施例可被修改或修正，以及所有这样的变化被视为是在本发明的范围和精神之内。因此，这里寻求的保护如在下面的权利要求书所阐述者。 

Claims (23)

1.一种方法，包括：
形成用于第一晶体管的栅极结构与用于第二晶体管的栅极结构在半导体基板之上；
形成衬垫层于用于该第一和第二晶体管的该等栅极结构与该半导体基板之上；
进行多个延伸离子植入工艺通过该衬垫层，以形成延伸植入区于用于该第一晶体管和该第二晶体管的该基板中；
形成接近于用于该第一晶体管的该栅极结构的第一侧壁间隔件，及在位于该第二晶体管之上的图案化硬掩模层；
进行至少一道蚀刻工艺，以移除至少位于相邻于该第一晶体管的该栅极结构的该第一侧壁间隔件、位于该第二晶体管之上的该图案化硬掩模层以及该衬垫层；
在进行该至少一道蚀刻工艺后，形成接近于该第一晶体管的该栅极结构和该第二晶体管的该栅极结构二者的第二侧壁间隔件；以及
该第二侧壁间隔件在适当位置时，进行多个源极/漏极离子植入工艺，以形成深源极/漏极植入区于用于该第一晶体管和该第二晶体管的该基板中。
2.根据权利要求1所述的方法，其中，该第一晶体管是PFET晶体管及该第二晶体管是NFET晶体管。
3.根据权利要求1所述的方法，其中，该第一晶体管是NFET晶体管及该第二晶体管是PFET晶体管。
4.根据权利要求1所述的方法，还包括进行至少一道加热工艺，以活化在该延伸离子植入工艺期间被植入的掺杂物及活化在该源极/漏极离子植入工艺期间被植入的掺杂物。
5.根据权利要求1所述的方法，其中，该第一和第二侧壁间隔件包括氮化硅，及该衬垫层包括二氧化硅。
6.根据权利要求1所述的方法，还包括进行多个晕离子植入工艺通过该衬垫层，以形成晕植入区于用于该第一晶体管和该第二晶体管的该基板中。
7.根据权利要求6所述的方法，其中，针对该第一晶体管和该第二晶体管的每一个，是在进行该延伸离子植入工艺之前进行该晕离子植入工艺。
8.根据权利要求6项所述的方法，其中，针对该第一晶体管和该第二晶体管的每一个，是在进行该延伸离子植入工艺之后进行该晕离子植入工艺。
9.根据权利要求1所述的方法，其中，在进行该至少一个蚀刻工艺之前，该方法还包括进行磊晶沉积工艺，以形成接近于该第一或第二晶体管的其中一个的栅极结构的硅/锗材料或硅/碳材料。
10.根据权利要求9所述的方法，其中，在进行该磊晶沉积工艺之前，该方法还包括形成多个空腔于接近于该第一晶体管和该第二晶体管的其中一个的栅极结构的该基板中。
11.根据权利要求1所述的方法，其中，该第一侧壁间隔件具有小于该第二侧壁间隔件的基部宽度的基部宽度。
12.一种方法，包括：
于半导体基板之上形成用于PFET晶体管的栅极结构及用于NFET晶体管的栅极结构；
形成衬垫层于该栅极结构和该半导体基板之上；
进行多个延伸离子植入工艺通过该衬垫层，以形成延伸植入区于用于该PFET晶体管和该NFET晶体管的该基板中；
形成接近于该PFET晶体管的该栅极结构的第一侧壁间隔件，及位于在该NFET晶体管之上的图案化硬掩模层，其中该第一侧壁间隔件具有基部宽度；
进行磊晶沉积工艺以形成接近于该PFET晶体管的该栅极结构的硅/锗材料或硅/碳材料；
在进行该磊晶沉积工艺后，进行至少一道蚀刻工艺，以移除至少位于相邻于该PFET晶体管的该栅极结构的该第一侧壁间隔件、位于该NFET晶体管之上的该图案化硬掩模层及该衬垫层；
在进行该至少一道蚀刻工艺后，形成接近于该PFET晶体管的该栅极结构和该NFET晶体管的该栅极结构二者的第二侧壁间隔件，其中，该第二侧壁间隔件具有大于该第一侧壁间隔件的该基部宽度的基部宽度；以及
该第二侧壁间隔件在适当位置时，进行多个源极/漏极离子植入工艺，以形成深源极/漏极植入区于用于该PFET晶体管和该NFET晶体管的该基板中。
13.根据权利要求12所述的方法，还包括进行至少一道加热工艺，以活化在该延伸离子植入工艺期间被植入的掺杂物及活化在该源极/漏极离子植入工艺期间被植入的掺杂物。
14.根据权利要求12所述的方法，其中，该第一侧壁间隔件和该第二侧壁间隔件包括氮化硅，及该衬垫层包括二氧化硅。
15.根据权利要求12所述的方法，其中，在进行该磊晶沉积工艺之前，该方法还包括形成多个空腔于接近于该PFET晶体管和该NFET晶体管的其中一个的栅极结构的该基板中。
16.根据权利要求12所述的方法，其中，在形成该第一侧壁间隔件之前，该方法还包括进行多个晕离子植入区于用于该PFET晶体管和该NFET晶体管的该基板中。
17.根据权利要求16所述的方法，其中，针对该PFET晶体管和该NFET晶体管的每一个，是在该延伸植入区之前形成该晕植入区。
18.根据权利要求16所述的方法，其中，针对该PFET晶体管和该NFET晶体管中的每一个，是在该延伸植入区之后形成该晕植入区。
19.一种方法，包括：
于半导体基板之上形成用于PFET晶体管的栅极结构及用于NFET晶体管的栅极结构；
形成衬垫层于该栅极结构和该半导体基板之上；
进行多个延伸离子植入工艺通过该衬垫层，以形成延伸植入区于用于该PFET晶体管和该NFET晶体管的该基板中；
形成硬掩模层于该PFET晶体管和该NFET晶体管之上；
形成蚀刻掩模于该NFET晶体管之上的该硬掩模层之上，其中该蚀刻掩模覆盖该NFET晶体管及曝露在该PFET晶体管之上的该硬掩模层以用于进一步的加工；
在该硬掩模层上进行非等向性蚀刻工艺通过该蚀刻掩模，以借此形成接近该PFET晶体管的该栅极结构的第一侧壁间隔件，及位于该NFET晶体管之上的图案化硬掩模层；
以在适当位置的该第一侧壁间隔件进行至少一道第一蚀刻工艺，以定义在该基板中接近该PFET晶体管的该栅极结构的多个空腔；
进行磊晶沉积工艺，以形成硅/锗材料或硅/碳材料于该空腔内；
进行至少一道第二蚀刻工艺，以移除至少位于邻接该PFET晶体管的该栅极结构的该第一侧壁间隔件、位于该NFET晶体管之上的该图案化硬掩模层及该衬垫层；
在进行至少一道该第二蚀刻工艺后，形成接近于该PFET晶体管的该栅极结构和该NFET晶体管的该栅极结构二者的第二侧壁间隔件；以及
该第二侧壁间隔件在适当位置时，进行多个源极/漏极离子植入工艺，以形成深源极/漏极植入区于用于该PFET晶体管和该NFET晶体管的该基板中。
20.根据权利要求19所述的方法，其中，在形成该硬掩模层前，该方法还包括进行多个晕植入区于用于该PFET晶体管和该NFET晶体管的该基板中。
21.根据权利要求20所述的方法，其中，针对该PFET晶体管和该NFET晶体管中的每一个，该晕植入区是在该延伸植入区之前形成。
22.根据权利要求20所述的方法，其中，针对该PFET晶体管和该NFET晶体管中的每一个，该晕植入区是在该延伸植入区之后形成。
23.根据权利要求19所述的方法，其中，该第一侧壁间隔件具有小于该第二侧壁间隔件的基部宽度的基部宽度。
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