CN103426740A - 减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法 - Google Patents

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魏珂
刘新宇
刘果果
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Abstract

本发明公开了一种减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法，该方法是在源漏区域光刻之后，通过对源漏区域进行选择性刻蚀，通过刻蚀势垒层减小势垒层厚度，随后蒸发源漏金属并剥离后再采用高温快速热退火工艺形成欧姆接触，在不对二维电子气造成过分损伤的情况下从物理上减小载流子的隧穿距离，提升隧穿效率，获得低欧姆接触电阻率。利用本发明，可以有效减小源漏区隧穿距离，提升载流子隧穿几率，进而获得低阻欧姆接触。

Description

减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法
技术领域
本发明涉及一种减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法，特别针对GaN基高电子迁移率晶体管(HEMT)，能够有效减小GaN基HEMT源漏区域的电子隧穿距离，提高电子隧穿几率，从而获得低阻欧姆接触。
背景技术
GaN基高电子迁移率晶体管(HEMT)以其特有的高电子迁移率、高二维电子气面密度、高击穿电场成为下一代射频/微波功率放大器的首选技术。一般来讲，GaN基HEMT无故意掺杂，且势垒层禁带宽度很大，因而其源漏欧姆接触相较于GaAs以及InP HEMT要困难得多。然而欧姆接触直接决定了器件潜力是否可以被充分发掘，获得低阻欧姆接触是十分重要和亟需的。
目前，GaN HEMT中的源漏欧姆接触制作主要采用的仍是高温快速热退火合金技术。一般认为，高温热退火条件下源漏区域欧姆接触的形成机制主要有两种：一种是电子隧穿机制；另一种是类金属性的TiN直接导通机制。类金属性的TiN直接导通机制被证明与外延材料体内位错和缺陷密切相关，而随着外延材料生长技术的改进，外延材料体内位错和缺陷越来越少，电子隧穿机制势必将成为欧姆接触的决定机制，所以提高欧姆区域电子隧穿几率是减小欧姆接触电阻率的有效途径。
目前这种欧姆接触的制作方法存在的主要不足是：在快速热退火时，源漏金属会与势垒层发生合金反应，势垒层的厚度会相应减小。但由于在外延生长中势垒层通常需要保证一定的厚度(＞20nm)以便维持足够的二维电子气浓度，即便合金反应会消耗掉一部分，但仍维持较长的载流子隧穿路径，隧穿效率受到限制。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法，通过源漏区域的选择性刻蚀，减小载流子隧穿距离，提升隧穿几率，获得低阻欧姆接触，进而改善器件性能。
(二)技术方案
为达到上述目的，本发明提供了一种减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法，该方法是通过对高电子迁移率晶体管源漏区域进行选择性刻蚀，在不对二维电子气造成过分损伤的情况下从物理上减小载流子的隧穿距离，提升隧穿效率，获得低欧姆接触电阻率。
上述方案中，该方法具体包括以下步骤：
步骤1：使用光刻胶在晶片上光刻出高电子迁移率晶体管的源漏区域，使用感应等离子耦合刻蚀对源漏区域势垒层进行低损伤刻蚀，使势垒层厚度缓慢减薄到10纳米；
步骤2：使用稀盐酸溶液处理刻蚀后的晶片，去除工艺过程中可能产生并附着在晶片表面的氧化物；
步骤3：淀积源漏金属、剥离及快速热退火，完成整个过程。
上述方案中，所述步骤1包括：在晶片上匀AZ5214光刻胶，厚度1.2μm，100℃热板真空烘烤90秒；对晶片上的AZ5214光刻胶进行紫外线曝光，前曝7秒，115℃热板反转90秒，泛曝67秒；然后AZ显影液显影60秒，氮气吹干；坚膜；刻蚀欧姆区域的AlGaN势垒层，使势垒层厚度缓慢减薄到10纳米。
上述方案中，所述紫外线曝光，光强为5mW/cm2。所述坚膜，是100℃真空热板2分钟，然后Matrix打底胶2分钟。所述刻蚀欧姆区域的AlGaN势垒层的刻蚀条件为：P＝0.10Pa，RF＝14W，ICP＝50W，BCl3＝2.5sccm，Cl2＝8sccm，Bias＝-65V，刻蚀速率为8nm/分钟。
上述方案中，步骤3中所述快速热退火，是在870℃下退火50秒。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、本发明提供的这种减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法，通过在源漏区域进行选择性刻蚀，减小了载流子隧穿距离，提升了隧穿几率，获得低阻欧姆接触，进而改善了器件性能。
2、本发明提供的这种减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法，由于源漏区域尺寸较宽，所以不会引发光刻和刻蚀的不一致性，具有很高的良率。
3、本发明提供的这种减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法，在常规工艺流程中增加一步源漏区域刻蚀，简单有效，具有良好的可植入性。
附图说明
图1是本发明提供的减小源漏区域欧姆接触电阻率的方法流程图；
图2至图6是依照本发明实施例的减小源漏区域欧姆接触电阻率的工艺流程图；
图7是依照本发明实施例的势垒层刻蚀与不刻蚀样品在高温退火前的I-V曲线比较；
图8是依照本发明实施例的用于测试源漏欧姆接触电阻率的TLM图形；
图9是依照本发明实施例的势垒层刻蚀与不刻蚀样品在退火后TLM图形电阻比较。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
为了改善现有欧姆接触的制作方法存在的不足，本发明提供的减小源漏区域欧姆接触电阻率的方法，在源漏区域光刻之后，通过对源漏区域进行选择性刻蚀，通过刻蚀AlGaN势垒层减小势垒层厚度，随后蒸发源漏金属并剥离后再采用高温快速热退火工艺形成欧姆接触，在不对二维电子气造成过分损伤的情况下从物理上减小载流子的隧穿距离，提升隧穿效率，获得低欧姆接触电阻率，如图1所示，该方法具体包括以下步骤：
步骤1：使用光刻胶(反转胶AZ5214)光刻出源漏区域，使用感应等离子耦合(ICP)刻蚀对源漏区域势垒层进行低损伤刻蚀，使势垒层厚度缓慢减薄到10纳米左右，刻蚀速率缓慢可控，不引入大的刻蚀损伤；
步骤2：使用稀盐酸溶液处理刻蚀后的晶片，去除工艺过程中可能产生并附着于晶片表面的氧化物；
步骤3：淀积源漏金属、剥离、快速热退火，完成整个过程。
基于图1所示的减小源漏区域欧姆接触电阻率的方法流程图，图2至图6示出了依照本发明实施例的减小源漏区域欧姆接触电阻率的工艺流程图，由于高温快速热退火过程难以用示意图描述，这里并没有包含，该方法包括以下步骤：
A、钨标记制作；
B、匀胶：匀AZ5214光刻胶，厚度约为1.2μm，100℃热板真空烘烤90秒；如图2所示，即在晶片表面旋涂AZ5214光刻胶。
C、源漏曝光、显影：紫外线曝光，前曝7秒，115℃热板反转90秒，泛曝67秒；AZ显影液显影60秒，氮气吹干；其中所述紫外线曝光，光强为5mW/cm2；如图3所示，为源漏区域光刻显影后，前曝时间7秒，115℃反转90秒，泛曝67秒，显影采用AZ显影液，60秒。
D、坚膜：100℃真空热板，2分钟；Matrix打底胶，2分钟；
E、刻蚀欧姆区域的AlGaN势垒层，剩余厚度约为10nm；其中，所述势垒层刻蚀条件为：P＝0.10Pa，RF＝14W，ICP＝50W，BCl3＝2.5sccm，Cl2＝8sccm，Bias＝-65V，刻蚀速率约为8nm/min；如图4所示，图4所示步骤为本专利的核心关键步骤，采用ICP刻蚀AlGaN势垒层，刻蚀速率缓慢可控，不能造成过大的刻蚀损伤。
F、25％稀盐酸溶液处理1分钟，去除刻蚀生成物残留；
G、源漏金属蒸发、剥离；如图5和图6所示，图5所示为源漏金属蒸发，图6所示为剥离之后仅剩下源漏金属的情形。
H、快速热退火：870℃退火50秒。
上述方案中，仅包含获得低阻欧姆接触相关的单项工艺流程，不包括后续的完整的器件制备步骤，且欧姆金属采用了Ti/Al/Ni/Au，厚度是
Figure BDA0000368899020000051
图7所示为势垒层刻蚀与不刻蚀两种情形下测试单管的I-V曲线(退火之前)，伴随AlGaN的刻蚀，势垒消失，但饱和电流仍然较小。
图8所示为测试所用TLM图形，各Pad间距不同，通过描绘相邻Pad之间的电阻与间距的关系，可以获得欧姆接触电阻率的数据。
图9所示为势垒层刻蚀与不刻蚀两种情形下TLM测试图形的电阻曲线，随着AlGaN势垒的刻蚀，Pad之间电阻明显减小。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法，其特征在于，该方法是在源漏区域光刻之后，通过对源漏区域进行选择性刻蚀，通过刻蚀势垒层减小势垒层厚度，随后蒸发源漏金属并剥离后再采用高温快速热退火工艺形成欧姆接触，在不对二维电子气造成过分损伤的情况下从物理上减小载流子的隧穿距离，提升隧穿效率，获得低欧姆接触电阻率。
2.根据权利要求1所述的减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法，其特征在于，该方法具体包括以下步骤：
步骤1：使用光刻胶在晶片上光刻出高电子迁移率晶体管的源漏区域，使用感应等离子耦合刻蚀对源漏区域势垒层进行低损伤刻蚀，使势垒层厚度缓慢减薄到10纳米；
步骤2：使用稀盐酸溶液处理刻蚀后的晶片，去除工艺过程中可能产生并附着在晶片表面的氧化物；
步骤3：淀积源漏金属、剥离及快速热退火，完成整个过程。
3.根据权利要求2所述的减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法，其特征在于，所述步骤1包括：
在晶片上匀AZ5214光刻胶，厚度1.2μm，100℃热板真空烘烤90秒；
对晶片上的AZ5214光刻胶进行紫外线曝光，前曝7秒，115℃热板反转90秒，泛曝67秒；然后AZ显影液显影60秒，氮气吹干；
坚膜；
刻蚀欧姆区域的AlGaN势垒层，，使势垒层厚度缓慢减薄到10纳米。
4.根据权利要求3所述的减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法，其特征在于，所述紫外线曝光，光强为5mW/cm2。
5.根据权利要求3所述的减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法，其特征在于，所述坚膜，是100℃真空热板2分钟，然后Matrix打底胶2分钟。
6.根据权利要求3所述的减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法，其特征在于，所述刻蚀欧姆区域的AlGaN势垒层的刻蚀条件为：P＝0.10Pa，RF＝14W，ICP＝50W，BCl3＝2.5sccm，Cl2＝8sccm，Bias＝-65V，刻蚀速率为8nm/分钟。
7.根据权利要求2所述的减小高电子迁移率晶体管源漏区域欧姆接触电阻率的方法，其特征在于，步骤3中所述快速热退火，是在870℃下退火50秒。
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