CN103401558A - 一种数模转换中数据平均的处理方法及装置 - Google Patents
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Abstract
本发明适用于通信领域，提供了一种数模转换中数据平均的处理方法及装置，所述方法包括：在数模转换中，接收数字信号A，判断所述数字信号A为奇数或偶数，当判断出所述数字信号A为奇数时，切换数字状态Z的状态；依据数字状态Z的状态确定数据平均DWA环路1和DWA环路2的输入数据；所述数字状态Z包括两个状态，分别为第一状态和第二状态。本发明提供的技术方案具有THD效果好的优点。
Description
技术领域
本发明属于通信领域，尤其涉及一种数模转换中数据平均的处理方法及装置。
背景技术
数模转换(英文：digital to analog converter,简称DAC)设计广泛用于数模接口领域，通信中任何需要将数字信号转换为模拟信号的应用场景都需要有DAC，随着通信带宽的原来越高，对DAC的带宽要求也再不断的增加。
对于高速的DAC设计，有一种选择是采用sigma delta技术，在sigma deltaDAC的设计中普遍采用数据平均（英文：data weighted averaging，简称：DWA）技术对电流镜的失配进行一阶整形，提高信噪比（英文：signal to noise ration，简称：SNR）。一阶整形相当于把电流镜单元的失配转移到高频部分，使得低频带内的SNR能够远超出10bit，高频的带外噪声可以通过模拟滤波器滤除。
通常的DAC的DWA处理方法的处理示意图如图1所示，该方法将数字信号A拆分为两个环路进行DWA处理，为了方便说明，这里将两个环路命明为DWA环路1和DWA环路2，当A为偶数时，送给环路1输入数据的大小为A/2，送给环路2的输入数据的大小为A/2+8，当A为奇数时，送给环路1的输入数据大小为（A-1）/2，送给环路2的输入数据大小为（A+1）/2+8，这样两个环路的信号大小加在一起还是A。开关数量在A为奇数时为14，在A为偶数时为16。
但是DWA技术在高采样率的情况下容易引起总谐波失真（英文：TotalHarmonic Distortion，简称：THD）的恶化，具体如图1所示，因为开关循环使用，存在重复利用开关单元的现象，使得开关数量随着输入信号的二倍频周期变化，开关过程引入的误差会严重恶化DAC的THD性能，特别是2次谐波，因为开关的数量和输入信号存在2倍频的关系。
发明内容
本发明的目的在于提供一种数模转换中数据平均的处理方法，旨在解决现有技术的DWA技术在高采样率的情况下引起THD恶化的问题。
第一方面，提供一种数模转换中数据平均的处理方法，所述方法包括：
在数模转换中，接收数字信号A，判断所述数字信号A为奇数或偶数，当判断出所述数字信号A为奇数时，切换数字状态Z的状态；
依据数字状态Z的状态确定数据平均DWA环路1和DWA环路2的输入数据；
所述数字状态Z包括两个状态，分别为第一状态和第二状态。
结合第一方面的技术方案，在第一方面的第一种可选方案中，依据数字状态Z的状态确定DWA环路1和DWA环路2的输入数据具体包括：
如数字状态Z的状态为第一状态，则将DWA环路1的输入数据设置为（A—设定奇数）/2,将DWA环路2的输入数据设置为(A+设定奇数)/2+8；
如数字状态Z的状态为第二状态，则将DWA环路1的输入数据设置为（A+设定奇数）/2，将DWA环路2的输入数据设置为(A—设定奇数)/2+8。
结合第一方面的技术方案，在第一方面的第二种可选方案中，所述设定奇数为：1、3或5。
结合第一方面的技术方案，在第一方面的第三种可选方案中，判断所述数字信号A为奇数或偶数的方法具体包括：
判断数字信号A的最后一个数字是1或是0，如所述数字信号A的最后一个数字是1，则判断出所述数字信号为奇数；如所述数字信号A的最后一个数字是0，则判断出所述数字信号为偶数。
第二方面，提供一种数模转换中数据平均的处理装置，所述装置包括：
接收单元，用于在数模转换中，接收数字信号A；
判断单元，用于判断所述数字信号A为奇数或偶数，当判断出数字信号A为奇数时，切换数字状态Z的状态；
输入单元，用于依据数字状态Z的状态确定数据平均DWA环路1和DWA环路2的输入数据；
所述数字Z的状态包括两个状态，分别为第一状态和第二状态。
结合第二方面的技术方案，在第二方面的第一种可选方案中，所述输入单元具体用于
如数字状态Z的状态为第一状态，则将DWA环路1的输入数据设置为（A—设定奇数）/2，将DWA环路2的输入数据设置为(A+设定奇数)/2+8；
如数字状态Z的状态为第二状态，则将DWA环路1的输入数据设置为（A+设定奇数）/2,将DWA环路2的输入数据设置为(A—设定奇数)/2+8。
结合第二方面的技术方案，在第二方面的第二种可选方案中，所述设定奇数为：1、3或5。
结合第二方面的技术方案，在第二方面的第三种可选方案中，所述判断单元具体用于判断数字信号A的最后一个数字是1或是0，如所述数字信号A的最后一个数字是1，则判断出所述数字信号为奇数；如所述数字信号A的最后一个数字是0，则判断出所述数字信号为偶数。
第三方面，提供一种数模转换器，所述数模转换器包括：数字信号输入口、数字硬核、数据平均DWA环路1、DWA环路2和模拟信号输出口；其中，数字信号输入口与数字硬核的输入端连接，数字硬核输出端连接DWA环路1以及DWA环路2的输入端，DWA环路1以及DWA环路2的输出端与模拟信号输出口连接；
数字信号输入口在数模转换中，接收数字信号A；数字硬核判断该数字信号A为奇数或偶数，当判断出数字信号A为奇数时，切换数字状态Z的状态；依据数字状态Z的状态确定DWA环路1和DWA环路2的输入数据；
所述数字Z的状态包括两个状态，分别为第一状态和第二状态。
结合第三方面的技术方案，在第三方面的第一种可选方案中，所述数字硬核在数字状态Z的状态为第一状态，则送给DWA环路1的输入数据具体可以为（A—设定奇数）/2,送给DWA环路2的输入数据具体可以为(A+设定奇数)/2+8；
在数字状态Z的状态为第二状态，则送给DWA环路1的输入数据具体可以为（A+设定奇数）/2,送给DWA环路2的输入输入数据具体可以为(A—设定奇数)/2+8。
结合第三方面的技术方案，在第三方面的第二种可选方案中，所述设定奇数为：1、3或5。
结合第三方面的技术方案，在第三方面的第三种可选方案中，所述数字硬核判断数字信号A的最后一个数字是1或是0，如所述A的最后一个数字为0，则判断数字信号A为偶数，如最后一个数字为1则判断出数字信号A为奇数。
在本发明的技术方案消除了两个环路存在失配对DAC性能的影响。
附图说明
图1是背景技术提供的一种数模转换中数据平均的处理方法的流程图；
图2是本发明具体实施方式提供的一种数模转换中数据平均的处理方法的流程图；
图3是采用通常的数模转换中数据平均的处理方法的SINR示意图；
如图4所示为采用本发明提供的数模转换中数据平均的处理方法的SINR示意图；
图5是本发明提供的一种数模转换中数据平均的处理装置的结构图；
图6是本发明提供的一种数模转换器的硬件结构图。
具体实施方式
为了使本发明的目的、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明具体实施方式提供的一种数模转换中数据平均的处理方法，该方法如图2所示，包括：
200、在数模转换中，接收数字信号（A）；
201、判断数字信号（A）为奇数或偶数，当判断出数字信号A为奇数时，切换数字状态（Z）的状态；
202、依据数字状态（Z）的状态确定DWA环路1和DWA环路2的输入数据。
上述数字状态（Z）的状态包括两个状态，分别为第一状态和第二状态。
上述第一状态和第二状态可以为厂家自行设定的状态，其分别对应逻辑0和逻辑1，上述第一状态和第二状态仅仅是为区分不同的状态进行的命名，上述第一状态或第二状态本身并没有具体的含义。
可选的，上述判断数字信号（A）为奇数或偶数的具体方法可以为，由于A为二进制数，判断数字信号（A）的方法只需判断A的最后一个数字是1还是0即可，如A的最后一个数字为0，则判断为偶数，如最后一个数字为1则为奇数。这里需要说明的是，本来二进制数是没有奇数和偶数之分的，这里将十进制中的奇数和偶数引进到二进制数里来进行简单的判断。
上述202的实现方法具体可以为：
如数字状态（Z）的状态为第一状态，则送给DWA环路1的输入数据可以为（A—设定奇数）/2,送给DWA环路2的输入数据可以为(A+设定奇数)/2+8；
如数字状态（Z）的状态为第二状态，则送给DWA环路1的输入数据可以为（A+设定奇数）/2,送给DWA环路2的输入数据可以为(A—设定奇数)/2+8；
上述设定奇数具体可以为：1、3、5等。
对于高速的DAC设计，一般选用current steer结构，该结构的动态响应相比电阻分压，电容分压类型的DAC会快很多。在高速高精度的DAC的设计中，电流镜单元的失配会严重降低DAC的性能，普通cmos工艺电流镜单元的匹配只能支持到10bit的要求，对于更高的设计指标要求，有一种选择是采用sigmadelta技术，在sigma delta DAC的设计中普遍采用DWA技术对电流镜的失配进行一阶整形，提高SNR。一阶整形相当于把电流镜单元的失配转移到高频部分，使得低频带内的SNR能够远超出10bit。高频的带外噪声可以通过模拟滤波器滤除。但DWA技术在高采样率的情况下容易引起THD的恶化，因为开关循环使用，存在重复利用开关单元的现象，使得开关数量随着输入信号的二倍频周期变化，开关过程引入的误差会严重恶化DAC的THD性能，特别是2次谐波，因为开关的数量和输入信号存在2倍频的关系。本发明提供的方法中由于Z的状态也是随着数字信号A为奇数时不断的变换，即如果Z的状态为第一状态，如A为偶数，则Z继续保持第一状态，此时，如果A为奇数，则将Z的状态从第一状态切换到第二状态；所以在A为奇数时，送给DWA环路1的输入数据都是在（A—设定奇数）/2和(A+设定奇数)/2之间切换，送给DWA环路2的输入数据都是在(A+设定奇数)/2+8和(A—设定奇数)/2+8之间切换，使得平均下来送给DWA环路1和DWA环路2的信号都是A的同时，保证了两个DWA环路输入数据在不同状态下的输入数据不相同，这样就消除了两个环路存在失配对DAC性能的影响。
下面通过实现数据来说明采用本发明提供的方法所取得的效果。
如图3所示为采用通常的数模转换中数据平均的处理方法的信噪失真比（英文全称：signal to noise and distortion ratio，英文简称：SINR）示意图，图3中，THD=—67.85dB;如图4所示为采用本发明提供的数模转换中数据平均的处理方法的SINR示意图，其中如图所示的方式中的设定奇数为1，当为1时，其THD的效果最好，如图4所示，THD=—85.46dB。通过上述对比发现，采用本发明提供的方法以后，THD明显比常用方法好，所以其具有THD良好的效果。
本发明具体实施方式提供一种数模转换中数据平均的处理装置，该装置如图5所示，包括：
接收单元500，用于在数模转换中，接收数字信号（A）;
判断单元501，用于判断数模转换的数字信号（A）为奇数或偶数，当判断出数字信号（A）为奇数时，切换数字状态（Z）的状态；
输入单元502，用于依据数字状态（Z）的状态确定数据平均DWA环路1和DWA环路2的输入数据；
所述数字状态（Z）的状态包括两个状态，分别为第一状态和第二状态。
上述第一状态和第二状态的说明可以参见上述说明，这里不在赘述。
可选的，输入单元502具体用于
如数字状态（Z）的状态为第一状态，则送给DWA环路1的输入数据可以为（A—设定奇数）/2,送给DWA环路2的输入数据可以为(A+设定奇数)/2+8；
如数字状态（Z）的状态为第二状态，则送给DWA环路1的输入数据可以为（A+设定奇数）/2,送给DWA环路2的输入数据可以为(A—设定奇数)/2+8。
可选的，上述设定奇数为：1、3或5。
可选的，判断单元501具体用于，判断数字信号（A）的最后一个数字是1或是0，如A的最后一个数字为0，则判断数字信号（A）为偶数，如最后一个数字为1则判断出数字信号（A）为奇数。
本发明提供的装置中由于Z的状态也是随着数字信号A为奇数时不断的变换，即如果Z的状态为第一状态，如A为偶数，则Z继续保持第一状态，此时，如果A为奇数，则将Z的状态从第一状态切换到第二状态；所以在A为奇数时，送给DWA环路1的输入数据都是在（A—设定奇数）/2和(A+设定奇数)/2之间切换，送给DWA环路2的输入数据都是在(A+设定奇数)/2+8和(A—设定奇数)/2+8之间切换，使得平均下来送给DWA环路1和DWA环路2的信号都是A的同时，保证了两个DWA环路输入数据在不同状态下的输入数据不相同，这样就消除了两个环路存在失配对DAC性能的影响。
本发明具体实施方式还提供一种数模转换器，该数模转换器的硬件结构如图6所示，包括：数字信号输入口601、数字硬核602、DWA环路1603、DWA环路2604和模拟信号输出口605；其中，数字信号输入口601与数字硬核602的输入端连接，数字硬核602输出端连接DWA环路1603以及DWA环路2604的输入端，DWA环路1603以及DWA环路2604的输出端与模拟信号输出口605连接。
上述数字硬核602具体可以为Asic芯片。
数字信号输入口601，用于在数模转换中，接收数字信号（A）；
数字硬核602，用于判断该数字信号（A）为奇数或偶数，当判断出数字信号（A）为奇数时，切换数字状态（Z）的状态；
数字硬核602，用于依据数字状态（Z）的状态确定数据平均DWA环路1和DWA环路2的输入数据；
所述数字Z的状态包括两个状态，分别为第一状态和第二状态。
可选的，数字硬核602具体用于
如数字状态（Z）的状态为第一状态，则送给DWA环路1的输入数据具体可以为（A—设定奇数）/2,送给DWA环路2的输入数据具体可以为(A+设定奇数)/2+8；
如数字状态（Z）的状态为第二状态，则送给DWA环路1的输入数据具体可以为（A+设定奇数）/2,送给DWA环路2的输入输入数据具体可以为(A—设定奇数)/2+8。
可选的，上述设定奇数为：1、3或5。
可选的，数字硬核602具体用于，判断数字信号（A）的最后一个数字是1或是0，如A的最后一个数字为0，则判断数字信号（A）为偶数，如最后一个数字为1则判断出数字信号（A）为奇数。
本发明提供的数模转换器中由于Z的状态也是随着数字信号A为奇数时不断的变换，即如果Z的状态为第一状态，如A为偶数，则Z继续保持第一状态，此时，如果A为奇数，则将Z的状态从第一状态切换到第二状态；所以在A为奇数时，送给DWA环路1的输入数据都是在（A—设定奇数）/2和(A+设定奇数)/2之间切换，送给DWA环路2的输入数据都是在(A+设定奇数)/2+8和(A—设定奇数)/2+8之间切换，使得平均下来送给DWA环路1和DWA环路2的信号都是A的同时，保证了两个DWA环路输入数据在不同状态下的输入数据不相同，这样就消除了两个环路存在失配对DAC性能的影响。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，所述的程序可以存储于一计算机可读取存储介质中，所述的存储介质，如ROM/RAM、磁盘、光盘等。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (12)
1.一种数模转换中数据平均的处理方法，其特征在于，所述方法包括：
在数模转换中，接收数字信号A，判断所述数字信号A为奇数或偶数，当判断出所述数字信号A为奇数时，切换数字状态Z的状态；
依据数字状态Z的状态确定数据平均DWA环路1和DWA环路2的输入数据；
所述数字状态Z包括两个状态，分别为第一状态和第二状态。
2.根据权利要求1所述的方法，其特征在于，依据数字状态Z的状态确定DWA环路1和DWA环路2的输入数据具体包括：
如数字状态Z的状态为第一状态，则将DWA环路1的输入数据设置为（A—设定奇数）/2,将DWA环路2的输入数据设置为(A+设定奇数)/2+8；
如数字状态Z的状态为第二状态，则将DWA环路1的输入数据设置为（A+设定奇数）/2，将DWA环路2的输入数据设置为(A—设定奇数)/2+8。
3.根据权利要求2所述的方法，其特征在于，所述设定奇数为：1、3或5。
4.根据权利要求1所述的方法，其特征在与，判断所述数字信号A为奇数或偶数的方法具体包括：
判断数字信号A的最后一个数字是1或是0，如所述数字信号A的最后一个数字是1，则判断出所述数字信号为奇数；如所述数字信号A的最后一个数字是0，则判断出所述数字信号为偶数。
5.一种数模转换中数据平均的处理装置，其特征在于，所述装置包括：
接收单元，用于在数模转换中，接收数字信号A；
判断单元，用于判断所述数字信号A为奇数或偶数，当判断出数字信号A为奇数时，切换数字状态Z的状态；
输入单元，用于依据数字状态Z的状态确定数据平均DWA环路1和DWA环路2的输入数据；
所述数字Z的状态包括两个状态，分别为第一状态和第二状态。
6.根据权利要求5所述的装置，其特征在于，所述输入单元具体用于
如数字状态Z的状态为第一状态，则将DWA环路1的输入数据设置为（A—设定奇数）/2，将DWA环路2的输入数据设置为(A+设定奇数)/2+8；
如数字状态Z的状态为第二状态，则将DWA环路1的输入数据设置为（A+设定奇数）/2,将DWA环路2的输入数据设置为(A—设定奇数)/2+8。
7.根据权利要求5所述的装置，其特征在于，所述设定奇数为：1、3或5。
8.根据权利要求5所述的装置，其特征在于，所述判断单元具体用于判断数字信号A的最后一个数字是1或是0，如所述数字信号A的最后一个数字是1，则判断出所述数字信号为奇数；如所述数字信号A的最后一个数字是0，则判断出所述数字信号为偶数。
9.一种数模转换器，其特征在于，所述数模转换器包括：数字信号输入口、数字硬核、数据平均DWA环路1、DWA环路2和模拟信号输出口；其中，数字信号输入口与数字硬核的输入端连接，数字硬核输出端连接DWA环路1以及DWA环路2的输入端，DWA环路1以及DWA环路2的输出端与模拟信号输出口连接；
数字信号输入口在数模转换中，接收数字信号A；数字硬核判断该数字信号A为奇数或偶数，当判断出数字信号A为奇数时，切换数字状态Z的状态；依据数字状态Z的状态确定DWA环路1和DWA环路2的输入数据；
所述数字Z的状态包括两个状态，分别为第一状态和第二状态。
10.根据权利要求9所述的数模转换器，其特征在于，所述数字硬核在数字状态Z的状态为第一状态，则送给DWA环路1的输入数据具体可以为（A—设定奇数）/2,送给DWA环路2的输入数据具体可以为(A+设定奇数)/2+8；
在数字状态Z的状态为第二状态，则送给DWA环路1的输入数据具体可以为（A+设定奇数）/2,送给DWA环路2的输入输入数据具体可以为(A—设定奇数)/2+8。
11.根据权利要求9或10所述数模转换器，其特征在于，所述设定奇数为：1、3或5。
12.根据权利要求9所述的数模转换器，其特征在于，所述数字硬核判断数字信号A的最后一个数字是1或是0，如所述A的最后一个数字为0，则判断数字信号A为偶数，如最后一个数字为1则判断出数字信号A为奇数。
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| Application Number | Priority Date | Filing Date | Title |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20161005 Termination date: 20180826 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |