CN103378862A - 编码器、解码器以及传输系统 - Google Patents

Abstract

本发明公开了一种编码器、解码器以及传输系统。一种编码器，包括：编码单元，该编码单元根据预定编码方法进行编码；产生单元，该产生单元产生特殊码，特殊码并未在预定编码方法中规定并且呈现与根据预定编码方法产生的相比更高的比特变化率；以及编码输出单元，如果编码单元还没有编码的输入数据项彼此相同，则编码输出单元输出由编码单元将输入数据项中的前一个编码成的编码数据，并且在该编码数据之后输出特殊码作为输入数据项的后一个被编码成的编码数据。

Description

编码器、解码器以及传输系统

相关申请的交叉引用

包括说明书、附图和摘要的2012年4月26日提交的日本专利申请No.2012-100626的公开的全部内容通过引用合并于此。

技术领域

本发明涉及编码器、解码器以及传输系统，并且特别适合于例如将数据项编码成连续的第一编码数据项和第二编码数据项的编码器、解码器以及传输系统。

背景技术

近年来，特别需要各种传输系统来处理高速传输。能够实现比并行数据传输更快的数据传输的高速串行接口被广泛使用。

例如，为了实现高清晰度、使用多种颜色、显示运动图片以及达成三维显示，包括液晶显示面板的显示装置的帧频率不断增加。要从定时控制器传送到显示驱动器集成电路（IC）的数据量逐年增加，并且要在定时控制器和显示驱动器IC等等中使用的接口需要在高速下操作。已经给出了用于串行传输时钟嵌入式数据的时钟嵌入式串行数据传输方法的很多提议。

通常，在时钟嵌入式串行数据传输中，采用时钟再生方法，其中为了再生时钟，从接收单元接收的信号中提取时钟分量。在根据时钟再生方法的传输中，当连续接收具有相同电平的信号时，不能高度准确地再生时钟分量。这使得必须采用一种编码方法，根据该编码方法，具有相同电平的信号不连续出现。具体而言，假定包括当被驱动到高电平或低电平时表示1或0的比特的数字信号被编码成编码数据，则不应产生具有相同逻辑电平的一串比特。

作为防止产生具有相同电平的连续信号的方法，已知将信号编码成mBnB码的mBnB编码方法。该方法使得能够基于一定的转换表，将m比特长的信号（其中m表示自然数）编码成n比特长的信号（其中n表示自然数且大于m），然后传输。该方法旨在抑制从编码产生的n比特中具有相同逻辑电平的一串比特。广泛采用4B5B编码方法、8B10B编码方法等等。例如，4B5B编码方法被IEEE802.3u采用，IEEE802.3u是用于以太网（注册商标）的标准。

作为进行mBnB编码的现有技术，例如已知在专利文献1和专利文献2（日本专利申请特开No.2001-69181和No.2000-224242）中描述的技术。

图18示出专利文献1中描述的现有传输系统。在专利文献1中，进行mBnB块编码，用于数据传送过程中时钟的准备识别，此外为了传送得到的数据，进行不归零反相（NRZx）转换。因此，抑制了一定电平信号的重复。

具体而言，在图18所示的现有传输系统中，传输单元中的4B5B转换器901根据一一对应编码规则将4比特长的传输数据转换为5比特。并行串行转换器902将已经从4比特转换为5比特的并行数据转换为串行数据。此外，NRZ1转换器903对于串行数据进行不归零反相转换或者不归零变为一转换。

在NRZ1转换器903中，当输入值为0时，下一输出不变化。当输入值为1时，下一输出是前一个比特的相反比特。因此，如果输入具有相同电平的一串比特，则比特的最大数量达到被输入到NRZ1转换器903的连续0比特的数量与一个比特之和。当应用一一对应编码规则时，0的最长游程是2比特长。因此，一定电平比特的最长游程是3比特长。

在图18所示的现有传输系统中，在接收单元中，时钟提取电路908根据从传输单元发送的接收数据再生时钟。NRZ1逆变换器905利用再生的时钟进行逆变换，从而获得当前接收数据与一个时钟之前的接收数据的异或。串行并行转换器906将逆变换结果转换为5比特长的并行数据。4B5B逆变换器907依照传输侧采用的一一对应编码规则对得自串行并行转换的5比特数据进行逆变换，并再生4比特长的传输数据。

图19示出专利文献2中描述的现有传输器。根据专利文献2，在串行数据传送中，将用于比特排列的同步（sync）字符嵌入数据中，以便消除同步字符的传送时段并降低传送率。为了嵌入同步字符，当相同的数据重复两次时，将第二数据用作同步字符。因此，实现了比特的排列和相同数据的输出。

具体而言，在图19所示的传输器中，定时产生电路911产生具有预定时钟周期的时钟序列。数据锁存器912耦合到定时产生电路911。每次数据锁存器912接收到时钟序列的其中一个时，数据锁存器912将输入的m比特长的并行数据锁存为锁存数据，锁存数据是m比特长的并行数据。mBnB转换电路913耦合到数据锁存器912，并将m比特长的并行锁存数据转换为n比特长的并行转换数据。同步字符产生电路914产生同步字符，同步字符是n比特长的并行数据，与n比特长的并行转换数据不一致。

锁存数据比较电路917耦合到定时产生电路911和数据锁存器912的每一个。每次锁存数据比较电路917接收到时钟序列的其中一个作为当前时钟时，锁存数据比较电路917将为m比特长的并行数据并且在接收到当前时钟时数据锁存器912将其锁存为当前锁存数据的锁存数据与为m比特长的并行数据并且在接收到为当前时钟之前的时钟的之前时钟时数据锁存器912将其锁存为之前锁存数据的锁存数据进行比较。当前锁存数据与之前锁存数据一致时，锁存数据比较电路917输出一致性信号。

选择器915耦合到mBnB转换电路913、同步字符产生电路914和锁存数据比较电路917的每一个，并接收为n比特长的并行数据的转换数据和同步字符。当选择器915没有接收到一致性信号时，选择器915选择性地将为n比特长的并行数据的转换数据输出作为输出数据，该输出数据是n比特长的并行数据。当选择器915接收到一致性信号时，选择器915选择性地将为n比特长的并行数据的同步字符输出作为输出数据，该输出数据是n比特长的并行数据。并行串行转换电路916耦合到选择器915，并将n比特长的并行数据转换为串行数据。

发明内容

如上所述，在现有技术中，传输根据诸如mBnB编码方法的时钟嵌入式编码方法产生的编码数据，力图能够在接收器中再生时钟。

但是，根据例如mBnB编码方法，通过参照一一对应转换表将m比特长的输入数据转换为n比特长的编码数据。这样带来的问题是，当连续传输从转换得到的多组n比特作为串行数据项时，担心不一定能准确地再生时钟，虽然这取决于从转换得到的编码数据项的组合。

根据本说明书和附图的描述，其他目的和新颖特征将显而易见。

根据本发明的一个方面，一种传输系统包括通过传输线彼此耦合的编码器和解码器。编码器包括编码单元、产生单元和编码输出单元。编码单元根据预定编码方法来执行编码，预定编码方法是时钟嵌入式编码方法。产生单元产生特殊码，特殊码并未在预定编码方法中规定，并且呈现与根据预定编码方法产生的相比更高的比特变化率。当编码单元还没有编码的第一输入数据项和第二输入数据项彼此相同时，编码输出单元输出由编码单元将第一输入数据编码成的第一编码数据，并且在第一编码数据之后输出特殊码作为第二输入数据被编码成的第二编码数据。

解码器包括解码单元、保持单元和解码输出单元。解码单元根据预定编码方法来执行解码，预定编码方法是时钟嵌入式编码方法。保持单元保持解码单元所产生的解码数据。假定在解码单元还没有解码的连续的第一编码数据项和第二编码数据项中，第二编码数据是特殊码，则解码输出单元输出解码单元将第一编码数据解码成的第一解码数据，并且输出与第一解码数据相同并且由保持单元所保持的数据作为第二编码数据被解码成的第二解码数据，该特殊码并未在预定编码方法中规定，并且呈现与根据预定编码方法产生的相比更高的比特变化率。

根据本发明的方面，可以非常准确地再生时钟。

附图说明

图1是示出根据本发明的传输系统的主要特征的构造图；

图2A和图2B是示出涉及本发明的转换表的示例的示意图；

图3是示出涉及本发明的锁相环（PLL）电路的构造的示例的方框图；

图4是用于说明本发明目的的说明图；

图5是用于说明实施例1中使用的编码方法的说明图；

图6是示出根据实施例1的传输系统的构造的示意图；

图7是描述根据实施例1的传输系统进行的显示动作的流程图；

图8是示出涉及实施例1的传送数据转换电路的构造的方框图；

图9是示出涉及实施例1的接收数据转换电路的构造的方框图；

图10是示出根据实施例1的传输系统中的显示时段的时序图；

图11A和图11B是描述要通过根据实施例1的传输系统进行的传输动作的流程图；

图12A和图12B是描述要通过根据实施例1的传输系统进行的接收动作的流程图；

图13是用于说明实施例2中使用的编码方法的说明图；

图14是示出涉及实施例2的传送数据转换电路的构造的方框图；

图15是示出涉及实施例2的接收数据转换电路的构造的方框图；

图16A和图16B是描述要通过根据实施例2的传输系统进行的传输动作的流程图；

图17A和图17B是描述要通过根据实施例2的传输系统进行的接收动作的流程图；

图18是示出现有技术的构造的示意图；以及

图19是示出现有技术的构造的示意图。

具体实施方式

本发明的概述

作为开始，结合图1概述本发明。如图1所示，根据本发明的传输系统1具有通过传输线30彼此耦合的编码器10和解码器20。

编码器10包括编码单元11、产生单元12以及编码输出单元13（相当于比较器和选择电路）。编码单元11根据预定编码方法进行编码，预定编码方法是时钟嵌入式编码方法。产生单元12产生特殊码12a，特殊码12a并未在预定编码方法中规定，但是呈现与根据预定编码方法产生的数据相比更高的比特变化率。假定尚未被编码单元11编码的输入数据项1a和1b彼此相同，则编码输出单元13将通过编码单元11对输入数据1a编码而得到的编码数据2a输出，并接着编码数据2a将特殊码12a作为对输入数据1b编码而得到的编码数据2b输出。

解码器20包括解码单元21、保持单元22以及解码输出单元23（相当于状态判定电路和选择电路）。解码单元21根据与编码器10中使用的方法，即时钟嵌入式编码方法，类似的预定编码方法进行解码。保持单元22保持通过解码单元21产生的解码数据。假定在尚未通过解码单元21解码的编码数据项2a和2b之中，编码数据2b是特殊码12a，则解码输出单元23将通过解码单元21对编码数据2a解码而得到的解码数据3a输出，并将与解码数据3a相同且通过保持单元22保持的数据作为对编码数据2b解码而得到的解码数据3b输出。

在传输系统1中，输入数据项1a和1b以及解码数据项3a和3b是并行数据项，而经过传输线30的数据是串行数据。因此，在编码器10中，从编码输出单元13输出的编码数据项2a和2b被并行串行转换，并且得到的串行数据通过传输线30传送。因此，编码器10在编码输出单元13与传输线30之间包括并行串行转换电路14。在解码器20中，通过传输线30输入的串行数据被串行并行转换，并且得到的并行数据被输入到解码单元20和解码输出单元23。因此，解码器20包括在传输线30与解码单元21之间的串行并行转换电路24以及解码输出单元23。在传输系统1中，因为传输时钟嵌入式串行数据，所以通过例如采用诸如4B5B编码方法的mBnB编码方法作为预定编码方法，来进行编码或解码。

图2A示出编码单元11用来进行4B5B编码的4B5B编码表的示例，并且图2B示出解码单元21用来进行5B4B解码的5B4B解码表的示例

如图2A所示，编码表具有尚未编码的4比特的并行数据，基于一一对应关系与从编码得到的5比特的串行数据相关联。在图2A所示的示例中，将5比特长的比特模式5B=01101分配给表格中排序最低的4比特长的最大值4B=1111（Hex=F）。因此，编码单元11将输入数据项FFh、FFh等等以及FFh编码成0110101101、0110101101等等以及0110101101。

如图2B所示，解码表具有尚未解码的5比特的串行数据，基于一一对应关系与从解码得到的4比特的并行数据相关联。图2B所示的解码表是关于图2B所示转换表的逆变换表。每个5比特长的比特模式被解码成4比特长的原始比特模式。例如，解码单元21将编码数据项0110101101、0110101101等等以及0110101101解码成FFh、FFh等等以及FFh。

解码器20的串行并行转换电路24包括锁相环（PLL）电路作为时钟数据恢复电路CDR，时钟数据恢复电路CDR从串行数据（编码数据）再生时钟，串行数据是时钟嵌入式数据。图3示出PLL电路的构造的示例。

如图3所示，PLL电路包括频率检测器（FD）、相位检测器（PD）、频率控制电荷泵（FCP）、相位控制电荷泵（PCP）、环路滤波器（LF）以及压控振荡器（VCO）。

频率检测器FD通过图1所示的传输线30输入串行数据sd（编码数据）。频率检测器FD检测输入的串行数据ad与再生的恢复时钟clkr之间的频率差。也就是说，频率检测器从接收的串行数据sd提取时钟频率信息。频率检测器FD对于恢复时钟clkr的频率进行粗调。

如果恢复时钟clkr的频率低于接收的串行数据sd的频率，则频率检测器FD产生信号fup，用于提高恢复时钟clkr的频率，并将该信号输出到频率控制电荷泵FCP。如果恢复时钟clkr的频率高于接收的串行数据sd的频率，则频率检测器FD产生信号fdn，用于降低恢复时钟clkr的频率，并将该信号输出到频率控制电荷泵FCP。

相位检测器PD检测从定时控制器发送的串行数据sd与恢复时钟clkr之间的相位差。也就是说，相位检测器从接收的串行数据sd提取时钟相位信息。相位检测器PD对于恢复时钟clkr的频率进行细调。

如果恢复时钟clkr的相位落后于接收的串行数据sd的相位，则相位检测器PD产生信号pup，用于提前恢复时钟clkr的相位，并将该信号输出到相位控制电荷泵PCP。如果恢复时钟clkr的相位领先于串行数据sd的相位，则相位检测器PD产生信号pdn，用于延迟恢复时钟clkr的相位，并将该信号输出到相位控制电荷泵PCP。

频率控制电荷泵FCP根据输入信号fup或fdn产生模拟电流信号，并将该信号输出到环路滤波器LF。同样地，相位控制电荷泵PCP根据输入信号pup或pdn产生模拟电流信号，并将该信号输出到环路滤波器LF。环路滤波器LF基于从频率控制电荷泵FCP以及相位控制电荷泵PCP输入的模拟电流信号，产生控制电压信号。

压控振荡器VCO产生恢复时钟clkr，恢复时钟clkr的频率与从环路滤波器LF输入的控制电压信号的频率相同。恢复时钟clkr用于通过解码单元21的解码，并反馈到频率检测器FD和相位检测器PD等等。恢复时钟clkr被馈送到解码器20的串行并行转换电路。

具体而言，PLL电路将输入数据与由合并在PLL电路中的压控振荡器VCO产生的恢复时钟clkr进行比较，并且因此能够将频率与输入数据的频率匹配。

作为动作的具体示例，如果输入数据中的变化次数大于恢复时钟clkr中的变化次数，则将压控振荡器VCO的频率识别为更低。如果输入数据中的变化次数小于恢复时钟clkr中的变化次数，则将压控振荡器VCO的频率识别为更高。因此，恢复时钟clkr的频率得到调节。

例如，假定PLL电路根据输入数据0101产生具有倍频的时钟，如果压控振荡器产生的时钟数据为00110011，则振荡器的频率等于倍频。PLL电路锁定到输入数据。如果压控振荡器产生的时钟数据为000111000111，则将振荡器的时钟识别为快，并控制振荡器的频率变低。如果振荡器的时钟数据为0101，则将振荡器的时钟识别为慢，并控制振荡器的频率变高。

如上所述，在时钟嵌入式传输系统中，使用PLL电路检测信号中的变化点并再生时钟。因此，如果输入具有相同逻辑电平的一串比特，例如固定数据00000或者11111，则PLL电路不能锁定到输入信号，并且因此不能再生时钟。因此，采用图2A和图2B所示的4B5B编码方法，以免可能输入具有相同电平的一串比特。

但是，即使采用4B5B编码方法，时钟的再生也可能碰到问题。具体而言，即使根据4B5B编码方法将数据编码，也可能产生具有相同电平的一串比特。因此有可能PLL电路不能再生时钟。如果输入数据具有看起来像具有不同频率的时钟的一串比特，则担心PLL电路会跟踪错误的频率（以倍频产生的数据成为0000111100001111）。

图4示出可能引起问题的比特模式的具体示例。图4示出的示例中，图2A所示编码表用于将8比特长的输入数据编码成以4比特为单位的编码数据。在图4中，根据编码表将输入数据项ECh、DDh、DDh、79h和79h编码。

这里，将DDh编码成11011 11011。因此，如图4所示，如果输入数据DDh重复，则编码数据项变为11011 11011和11011 11011。在这种情况下，产生具有诸如1111这样相同电平的一串4个比特的固定数据，并且出现0的频率小（这导致将0隔离的隔离比特模式）。因此，担心PLL电路可能不能锁定到输入信号从而产生时钟。PLL电路检测从0到1的数据变化以及从1到0的数据变化，将变化次数与PLL电路本身的频率进行比较，并因此调节时钟的频率。因此，如果从0到1的变化或者从1到0的变化极少，如同在隔离比特模式中相同的方式，则时钟频率的调节次数减少。结果，出现PLL电路不能锁定到输入信号的担心。

79h被编码成11001 10011。因此，如图4所示，如果输入数据79h重复，则编码数据项变为11001 10011和11001 10011。在这种情况下，因为1和0以2比特为单位重复，所以PLL电路跟踪半频。因此，担心PLL电路会跟踪错误的频率。

此外，假定传输系统是用于传输图像数据的系统，则图像数据一般是6、8或10比特长，也就是说，具有偶数个比特的长度。如果图像数据经过mBnB转换，则如由4B5B或6B7B所能看到的，图像数据被转换为奇数个比特，然后被传输。这是为了通过增加比特数量，将数据映射为不包括一串0或1的码，以免传送总是表示0或1的比特。在传送时要增加的比特的数量越小，传送效率越好。

此时，即使包括一串奇数个比特，也不会产生看起来像另一个时钟的信号。例如，假定根据4B5B编码方法传送数据，当重复传送11001时，结果是1100111001。连续的数据项不具有50%重复的占空比（不变为11001100或者111000111000）。因此，不担心PLL电路错误地识别另一个频率。这是因为，由于传送数据具有奇数个比特的长度，所以或者0的数量或者1的数量变大。

但是，如图4所示，当以2个码为单位重复相同的数据时，例如当11001和10011相继出现时，则结果是1100110011。因此，数据项看起来像以半频产生的。此外，当1100110011重复两次时，结果是11001100111100110011。在这种情况下，逻辑电平至少以2个比特为单位变化。如果重复的频率高，则PLL电路错误地识别半频。

如果将11001、10011、00110和01100重复作为4个重复码的示例，则产生与半频时钟相同的信号。PLL电路很可能错误地识别半频。

在专利文献1中，通过不归零反相（NRZx）转换抑制具有一定电平的一串比特。如果重复传送数据71（4B5B数据10101 01010），则结果是110011001100。信号与半频信号相同。因此，PLL电路错误地识别半频、故障，且不能锁定到输入信号。

在专利文献2中，将同步字符嵌入数据，且同步字符为00000或者11111。这是为了通过利用要传送的比特从前一个比特变化的比特位置，来识别引导比特的定时。根据专利文献2中的方法，如果重复相同的数据，则意味着产生一串0。最后，PLL电路不能锁定到输入信号。

在专利文献2中，如果将同步字符设置为呈现高比特变化率的比特串，则不能识别引导比特。因此，同步字符必定是呈现低比特变化率的比特串。最后，PLL电路很可能错误地锁定到输入信号。

专利文献2描述了传输之前发送的数据的相反数据。但是，因为输入0000011111，其等同于与五分之一频率的时钟同步的数据，所以PLL电路错误地识别频率，并且不能锁定到输入信号。

在本发明中，如图1所示，假定将相同的数据重复地输入编码器，则将呈现高比特变化率的特殊码（10101或者01010）用作编码数据。当接收到特殊码时，解码器复制之前的解码数据，从而实现解码。因此，当重复输入相同数据时，该数据被特殊码代替。除了特殊码之外的任何码都不会被重复传送。因此，可以减少产生很可能引起故障的码，类似于图4所示的码，并且可以提高编码数据的比特变化率。最后，可以非常准确地再生时钟。

第一实施例

参照附图，下面描述实施例1。在本实施例中，如图5所示，当重复传送相同数据时，传送呈现高比特变化率的特殊码作为编码数据。当接收到特殊码时，以2个码为单位复制之前的解码数据。因此，可以提高传送时要使用的数据的比特变化率。

具体而言，如图5所示，假定一个数据是10比特长，并且重复输入相同数据，则将第二个重复数据编码成特殊码。在本实施例中，特殊码的5个高位比特是10101，因此它的5个低位比特是01010。特殊码10101 01010是呈现高比特变化率的码。

在图5中，利用图2A所示的编码表以及特殊码将输入数据项ECh、DDh、DDh、79h和79h编码。具体而言，将输入数据DDh编码成编码数据11011 11011，并将输入数据79h编码成编码数据11001 10011。

因为输入数据DDh重复，所以第二个DDh被转换为特殊码1010101010。同样地，输入数据79h重复，所以第二个79h被转换为特殊码10101 01010。因此，可以减少其中0或1很少出现的隔离比特模式或者包括一串0或1的连续比特模式的产生频率。

参照图6，下面描述根据本实施例的显示装置数据传输系统100的构造。如图6所示，显示装置数据传输系统100包括定时控制器110、显示驱动器120和显示器130，定时控制器110为图像数据（显示数据）传输侧，显示驱动器120为图像数据接收侧，显示器130显示图像数据所表示的图像。例如，定时控制器110和显示驱动器120由相互独立的IC芯片形成。

定时控制器110包括数据传输电路111，数据传输电路111向显示驱动器120传输显示数据或命令。数据传输电路111包括传送数据转换电路211、并行串行转换电路212、PLL电路213以及传输放大器214。

PLL电路213是时钟发生电路，并将产生的时钟馈送到并行串行转换电路212。在图6中，PLL电路被包括在并行串行转换电路212中。如果必要的话，PLL电路213将时钟馈送到传送数据转换电路211或者任何其他电路。

传送数据转换电路211是mBnB编码器，或者在本示例中，是4B5B编码器。例如，传送数据转换电路211根据如图2A所示的编码表那样的编码表进行编码。传送数据转换电路211与PLL电路213产生的时钟同步动作，将输入的并行图像数据pdt1（可称为输入数据）进行4B5B编码，从而产生并行传输数据pdt2（可称为传送数据或编码数据）。如下所述，本实施例中的传送数据转换电路211进行mBnB编码。此外，如果相同数据重复出现，则传送数据转换电路211使用特殊码进行编码。

并行串行转换电路212与PLL电路213产生的时钟同步动作，并将传送数据转换电路211产生的并行传输数据pdt1转换为串行数据sd。串行数据sd经由传输放大器214，通过传输线TL输出。

显示驱动器120包括数据接收电路121、数据锁存器122、显示数据锁存器123、数模转换器（DAC）124以及源电压输出放大器125。数据接收电路121包括接收数据转换电路221、串行并行转换电路222、PLL电路223、接收放大器224以及命令识别电路225。

从定时控制器110发送的串行数据sd通过传输线TL经由接收放大器224被馈送到串行并行转换电路222和PLL电路223。

PLL电路223是时钟数据恢复电路（时钟再生电路），并且具有例如与图3所示相同的电路。PLL电路223从接收的串行数据sd再生恢复时钟，并将再生的恢复时钟馈送到串行并行转换电路222。在图6中，PLL电路223被包括在串行并行转换电路222中。如果必要的话，PLL电路223将恢复时钟馈送到接收数据转换电路221或者命令识别电路225。

串行并行转换电路222与PLL电路223产生的恢复时钟同步动作，并将串行数据sd转换为并行接收数据pdr1。

命令识别电路225与PLL电路223产生的恢复时钟同步动作，并识别串行并行转换电路222产生的并行接收数据pdr1中所包括的命令。命令识别电路225将控制信号ctl1、ctl2或者ctl3输出到数据锁存器122、显示数据锁存器123或者源电压输出放大器125。命令识别电路225将指示消隐时段的定时的消隐控制信号作为控制信号ct11输出到接收数据转换电路221。

命令识别电路225将表示数据的开始的定时的数据启动信号作为控制信号ct12输出到数据锁存器122。命令识别电路225将指示输出定时的输出定时信号或者利用其控制极性的极性控制信号作为控制信号ct13输出到显示数据锁存器123或者源电压输出放大器125。

接收数据转换电路221是nBmB解码器，或者在本示例中，是5B4B解码器。例如，接收数据转换电路221根据如图2B所示的解码表那样的解码表进行解码。接收数据转换电路221与PLL电路223产生的恢复时钟同步动作，将接收数据中包括的并行图像数据data1（从传送数据转换电路211输出的传送数据）进行5B4B解码，并向数据锁存器122输出并行图像数据pdr2（可称为图像数据或显示数据）。

接收数据转换电路221基于消隐控制信号判定消隐时段和显示时段，并进行解码。如下所述，涉及本实施例的接收数据转换电路221进行nBmB解码。如果数据中包括特殊码，则接收数据转换电路221利用紧接在前的解码数据进行解码。

数据锁存器122将通过接收数据转换电路221解码的并行图像数据pdr2锁存。数据锁存器122响应于从命令识别电路225发送的数据启动信号开始锁存数据。

显示数据锁存器123根据从命令识别电路225发送的输出定时信号，锁存通过数据锁存器122锁存的图像数据，并将数据输出到DAC124。DAC124将作为从显示数据锁存器123输出的数字信号的图像数据转换为模拟电压信号（伽马电压）。

源电压输出放大器125包括与多个源线相关联的多个放大器（未示出），源线通往显示器130中以矩阵方式布置的薄膜晶体管（TFT）。源电压输出放大器125通过将DAC124产生的模拟电压信号放大，来产生灰度电压，并将灰度电压输出到显示器130中任何一个源线。源电压输出放大器125响应于从命令识别电路225发送的极性控制信号将极性反转。

显示器130例如是液晶显示面板。如已知的，显示器130包括以矩阵方式布置的很多像素，虽然图6中未示出像素。每个像素包括作为开关元件的TFT。TFT位于在垂直方向上延伸的多个源线的每一个与在水平方向上延伸的栅极线的每一个之间的交点处。

下面参照图7描述要在根据本实施例的显示装置数据传输系统100中进行的图像显示动作。图7描述将图像数据输入到定时控制器110之后，直到在显示器130上显示图像时要进行的动作。

作为开始，将图像数据输入定时控制器110，并产生显示图像数据所必需的命令（S11）。例如，除了图像数据之外，还将同步信号等输入定时控制器110。定时控制器110基于同步信号等产生命令，利用该命令来控制显示驱动器120中的放大器输出时段或者数据开始定时。产生命令，使得在数据开始之后传输与显示驱动器中包括的输出放大器相同数量的图像数据项，继传输之后是消隐时段。例如，包括图像数据和命令的数据变为要传送到显示驱动器120的传送数据。

之后，定时控制器110进行4B5B编码或转换，从而传输图像数据和命令作为传送数据（S12）。定时控制器110的传送数据转换电路211将图像数据编码成4B5B码。如果重复相同的数据，则传送数据转换电路211利用特殊码（复制命令）进行编码。传送数据转换电路211没有任何变化地传送命令，或者将命令编码之后传送命令。

之后，将串行数据从定时控制器110传送到显示驱动器120（S13）。定时控制器110的并行串行转换电路212将传送数据转换电路211产生的并行传送数据转换为串行数据，并通过传输线TL传送串行数据。此外，在显示驱动器120中，PLL电路223基于传送的串行数据产生时钟，并且串行并行转换电路222将串行数据转换为并行数据。

之后，显示驱动器120识别命令并再生图像数据（S15）。显示驱动器120的命令识别电路225分析在并行接收数据中包括的命令，识别数据开始定时、图像数据和特殊码（复制命令），以及用于显示驱动器的放大器输出时段，并将信号输出到每个模块。命令识别电路225将以数据启动信号开始并且其间可以计算源极放大器的数量的时段识别为显示时段，将其他时段识别为消隐时段，并将消隐时段信号输出到接收数据转换电路221。接收数据转换电路221接收消隐时段信号、图像数据以及特殊码（复制命令），将它们转换为图像数据，并将图像数据传送到数据锁存器122。

之后，显示驱动器120驱动显示器130中的源线，并显示图像（S16）。当接收到数据启动信号时，显示驱动器120的数据锁存器122开始锁存数据。在显示输出定时，数据锁存器122的数据被传送到显示数据锁存器123，并通过DAC124转换为电压。期望的电压从源电压输出放大器125馈送到显示器130。然后在显示器130上显示图像。

下面结合图8描述涉及本实施例的传送数据转换电路211的构造。如图8所示，传送数据转换电路211包括4B5B编码电路311和312、高位特殊码保持电路313、低位特殊码保持电路314、数据保持电路315和316、比较器317和选择电路318。

4B5B编码电路311和312是对输入数据进行mBnB编码的mBnB编码电路的示例。4B5B编码电路311将4个高位比特编码，而4B5B编码电路312将4个低位比特编码。因此，可以以4个比特或者2个码为单位处理8比特长的图像数据。通过进行4B5B编码，与8B10B编码相比，可以减少编码表的尺寸。

具体而言，4B5B编码电路311输入8比特长的输入数据的4个高位比特，并将对4个高位比特进行4B5B编码而得到的5比特长的编码数据输出到选择电路318。4B5B编码电路312输入8比特长的输入数据的4个低位比特，并将对4个低位比特进行4B5B编码而得到的5比特长的编码数据输出到选择电路318。

高位特殊码保持电路313和低位特殊码保持电路314是用于保持特殊码的电路，并且可以被认为是产生特殊码并将码馈送到选择电路318的电路。特殊码是并未在mBnB编码方法中规定的码，即，对于4B5B编码的情况，码并未在图2A和图2B分别所示的编码表和解码表中定义，因此可将特殊码与其他码区分。此外，特殊码是呈现高比特变化率的码，因此可以非常准确地再生时钟。特别地，假定特殊码是级联的（连续产生的），则码的邻接比特（一个码的最高比特和另一个码的最低比特）以及靠近比特的比特变化率高。换言之，比特变化率包含包括邻接比特的多个比特中的变化率。

在本示例中，与4B5B编码电路311和312相关联地包括保持特殊码的高位比特的高位特殊码保持电路313以及保持特殊码的低位比特的低位特殊码保持电路314。具体而言，高位特殊码保持电路313保持要用于转换8比特长的输入数据的4个高位比特的高位特殊码，并将高位特殊码馈送到选择电路318。高位特殊码是与对4个高位比特编码而得到的5个比特相关联的5比特长的码。在本示例中，高位特殊码是10101。低位特殊码保持电路314保持要用于转换8比特长的输入数据的4个低位比特的低位特殊码，并将低位特殊码馈送到选择电路318。低位特殊码是与对4个低位比特编码而得到的5个比特相关联的5比特长的码。在本示例中，低位特殊码是01010。

数据保持电路315和316是保持紧接在前的定时输入的输入数据（作为紧接在前的定时进行编码的对象的输入数据）的电路，以便检测一串相同的输入数据项。在本示例中，与4B5B编码电路311和312相关联地包括保持输入数据的4个高位比特的数据保持电路315以及保持输入数据的4个低位比特的数据保持电路316。具体而言，数据保持电路315保持在初始时钟的定时输入的输入数据的4个高位比特，并在随后的时钟的定时将保持的4个高位比特输出到比较器317。数据保持电路316保持在初始时钟的定时输入的输入数据的4个低位比特，并在随后的时钟的定时将保持的4个低位比特输出到比较器317。

比较器317将当前输入数据与数据保持电路315和316保持的紧接在前的输入数据进行比较，看当前输入数据是否等同于紧接在前的输入数据，并将比较结果输出到选择电路318。比较器317将输入数据的4个高位比特与数据保持电路315中的4个比特进行比较，并将比较结果输出。比较器317将输入数据的4个低位比特与数据保持电路316中的4个比特进行比较，并将比较结果输出。此外，比较器317输入消隐时段控制信号。在消隐时段期间，比较器317不起比较作用。在除了消隐时段之外的显示时段期间，比较器317起到比较的作用。

选择电路318基于比较器317进行的比较的结果，选择4B5B编码电路311和312产生的编码数据或者通过高位特殊码保持电路313和低位特殊码保持电路314保持的特殊码，并输出编码数据或特殊码作为传送数据。

如果比较器317进行的比较的结果表明当前输入数据的4个高位比特不同于紧接在前的输入数据的4个高位比特，则选择电路318将4B5B编码电路311产生的编码数据输出。如果当前输入数据的4个高位比特等同于紧接在前的输入数据的4个高位比特，则选择电路318将高位特殊码保持电路313保持的高位特殊码输出。

如果比较器317进行的比较的结果表明当前输入数据的4个低位比特不同于紧接在前的输入数据的4个低位比特，则选择电路318将4B5B编码电路312产生的编码数据输出。如果当前输入数据的4个低位比特等同于紧接在前的输入数据的4个低位比特，则选择电路318将低位特殊码保持电路314保持的低位特殊码输出。选择电路318输入显示定时控制信号或命令，选择命令等等，并输出命令等等作为传送数据。

下面参照图9，描述涉及本实施例的接收数据转换电路221的构造。如图9所示，接收数据转换电路221包括5B4B解码电路321和322、高位数据保持电路323、低位数据保持电路324、状态判定电路325以及选择电路326。

5B4B解码电路321和322是对传送数据进行nBmB解码的nBmB解码电路的示例。5B4B解码电路321将5个高位比特解码，而5B4B解码电路322将5个低位比特解码。因此，可以以5个比特或者2个码为单位处理10比特长的传送数据。通过进行5B4B解码，与10B8B解码相比，可以减小解码表的尺寸。

具体而言，5B4B解码电路321输入10比特长的传送数据的5个高位比特，并将5个高位比特被5B4B解码而得到的4比特长的解码数据（图像数据的4个高位比特）输出到选择电路326。5B4B解码电路322输入10比特长的输入数据的5个低位比特，并将5个低位比特被5B4B解码而得到的4比特长的解码数据（图像数据的4个低位比特）输出到选择电路326。

高位数据保持电路323和低位数据保持电路324是保持紧接在前的定时产生的解码数据（显示数据）用于在接收到特殊码的情况下进行解码的目的的电路。在本示例中，分别与5B4B解码电路321和322相关联地包括保持解码数据的4个高位比特的高位数据保持电路323以及保持解码数据的4个低位比特的低位数据保持电路324。具体而言，高位数据保持电路323保持在初始时钟的定时产生的解码数据的4个高位比特，并在随后的时钟的定时将保持的4个高位比特输出到选择电路326。低位数据保持电路324保持在初始时钟的定时产生的解码数据的4个低位比特，并在随后的时钟的定时将保持的4个低位比特输出到选择电路326。

在输入特殊码作为传送数据的情况下，如果控制高位数据保持电路323和低位数据保持电路324，从而不更新保持的比特，那么与每次更新保持的比特相比，可以更可靠地获得低功耗。

状态判定电路325输入传送数据（10比特长），基于传送数据判定进行解码的状态，并将判定结果输出到选择电路326。状态判定电路325判定传送数据是否为特殊码，并输出判定结果。如果传送数据包括数据启动信号，则状态判定电路325将以数据启动信号开始的特定时段识别为显示时段，并输出识别结果。

基于状态判定电路325做出的判定的结果，选择电路326选择通过5B4B解码电路321和322产生的解码数据或者通过高位数据保持电路323和低位数据保持电路324保持的解码数据，并输出所选择的数据作为显示数据。

如果状态判定电路325做出的判定的结果表明传送数据不是特殊码，则选择电路326输出通过5B4B解码电路321和322产生的解码数据。如果传送数据是特殊码，则选择电路326输出通过高位数据保持电路323和低位数据保持电路324保持的紧接在前的解码数据。如果状态判定电路325进行的识别的结果表明显示时段已经开始，则选择电路326输出通过5B4B解码电路321和322产生的解码数据或者通过高位数据保持电路323和低位数据保持电路324保持的解码数据。

下面参照图10至图12B，描述涉及本实施例的定时控制器110的数据传输电路111以及显示驱动器120的数据接收电路121的动作。

图10示出本实施例中显示数据的显示定时。在显示器130中，为了实现显示，在每个水平时段期间驱动一条线上的显示像素。在一个水平时段期间，其间不实现显示的消隐时段后面接着其间显示数据被显示的显示时段，然后显示时段后面接着消隐时段。在本实施例中，仅在显示时段期间，执行利用特殊码的编码和解码。因此，不一定采用特殊码。

在消隐时段期间，消隐信号从定时控制器110传输到显示驱动器120。消隐信号是1010101010。在本实施例中，如果在显示时段期间重复相同的数据，则特殊码从定时控制器110传输到显示驱动器120。在本示例中，特殊码等同于消隐信号或者是1010101010。因此，可以防止不必要码分配，并且可将呈现高比特变化率并用作消隐信号的码用作特殊码。可将任何其他码分配给特殊码，也可将不同于消隐信号的码分配给特殊码。

图11A示出在包括图8所示传送数据转换电路211的数据传输电路111中用于高位比特的传输处理，而图11B示出用于低位比特的传输处理。

如图11A所示，在用于高位比特的传输处理中，传送数据转换电路211首先判定消隐时段是否开始（S101）。传送数据转换电路211根据输入的消隐时段控制信号做出判定。如果消隐时段已经开始，则从选择电路318输出数据启动信号、源输出使能信号（输出定时信号）、极性信号以及消隐信号（S102）。此时，输出消隐信号的高位比特10101。

如果在S101发现消隐时段尚未开始，也就是说，如果显示时段已经开始，则传送数据转换电路211判定输入数据的4个高位比特是否等同于紧接在前的输入数据的4个高位比特（S103）。如果传送数据转换电路211的比较器317进行的比较表明输入数据的4个高位比特等同于紧接在前的输入数据的4个高位比特，也就是说，重复相同的数据，那么选择电路318输出与特殊码的5个高位比特相对应的高位特殊码10101（S104）。

如果传送数据转换电路211的比较器317在S103进行的比较表明输入数据的4个高位比特不同于紧接在前的输入数据的4个高位比特，则选择电路318输出对输入数据的4个高位比特进行4B5B编码而得到的编码数据（S105）。

如图11B所示，在用于低位比特的传输处理中，传送数据转换电路211判定消隐时段是否开始（S111）。传送数据转换电路211根据输入的消隐时段控制信号做出判定。如果消隐时段已经开始，则从选择电路318输出数据启动信号、源输出使能信号（输出定时信号）、极性信号以及消隐信号（S112）。此时，输出消隐信号的低位比特01010。

如果在S111发现消隐时段尚未开始，也就是说，如果显示时段已经开始，则传送数据转换电路211判定输入数据的4个低位比特是否等同于紧接在前的输入数据的4个低位比特（S113）。如果传送数据转换电路211的比较器317进行的比较表明输入数据的4个低位比特等同于紧接在前的输入数据的4个低位比特，也就是说，重复相同的数据，那么选择电路318输出与特殊码的5个低位比特相对应的低位特殊码01010（S114）。

如果传送数据转换电路211的比较器317在S113进行的比较表明输入数据的4个低位比特不同于紧接在前的输入数据的4个低位比特，则选择电路318输出对输入数据的4个低位比特进行4B5B编码而得到的编码数据（S115）。

图12A描述了在包括图9所示接收数据转换电路221的数据接收电路121中用于高位比特的传输处理，而图12B描述用于低位比特的接收处理。

如图12A所示，在用于高位比特的接收处理中，接收数据转换电路221首先判定是否以数据启动信号开始特定时段（S121）。接收到数据启动信号之后，接收数据转换电路221将从显示驱动器输出的数据识别为显示数据，将其他数据识别为消隐信号。因此，只可利用数据启动信号来识别显示时段或消隐时段。如果接收数据转换电路221的状态判定电路325判定尚未以数据启动信号开始特定时段，也就是说，消隐时段已经开始，则输出数据启动信号、源输出使能信号（输出定时信号）、极性信号以及消隐信号（S122）。这些控制信号可以从命令识别电路225输出到各个模块，也可以从接收数据转换电路221输出到各个模块。

如果接收数据转换电路221的状态判定电路325在S121判定已经以数据启动信号开始特定时段，也就是说，显示时段已经开始，则判定传送数据的5个高位比特是否对应于高位特殊码10101（S123）。如果状态判定电路325判定传送数据的5个高位比特对应于高位特殊码，则选择电路326输出紧接在前的解码数据的4个高位比特（S124）。

如果接收数据转换电路221的状态判定电路325在S123判定传送数据的5个高位比特不对应于高位特殊码，则选择电路326输出对传送数据的5个高位比特进行5B4B解码而得到的解码数据（S125）。

如图12B所示，在用于低位比特的接收处理中，接收数据转换电路221首先判定是否以数据启动信号开始特定时段（S131）。接收到数据启动信号之后，接收数据转换电路221将从显示驱动器输出的数据识别为显示数据，并将其他数据识别为消隐信号。如果接收数据转换电路221的状态判定电路325判定尚未以数据启动信号开始特定时段，也就是说，消隐时段已经开始，则输出数据启动信号、源输出使能信号（输出定时信号）、极性信号以及消隐信号（S132）。

如果接收数据转换电路221的状态判定电路325在S131判定已经以数据启动信号开始特定时段，也就是说，显示时段已经开始，则判定传送数据的5个低位比特是否对应于低位特殊码01010（S133）。如果状态判定电路325判定传送数据的5个低位比特对应于低位特殊码，则选择电路326输出紧接在前的解码数据的4个低位比特（S134）。

如果接收数据转换电路221的状态判定电路325在S133判定传送数据的5个低位比特不对应于低位特殊码，则选择电路326输出对传送数据的5个低位比特进行5B4B解码而得到的解码数据（S135）。

如上所述，在本实施例中，如果以两个码为单位重复输入相同数据，则将第二数据转换为特殊码。因此，如图4所示，可以防止重复产生包括具有相同值的一串比特的模式或者导致频率的错误识别的模式。

特殊码的5个高位比特被设置为10101，且特殊码的5个低位比特被设置为01010。因为特殊码变为1010101010，所以可以认为特殊码是呈现高比特变化率的数据。对于传送，因为5个高位比特和5个低位比特是分离的数据项，所以比特变化率变高。如果只采用10101，则特殊码变为1010110101，因此有连续的1。因此，可以减少占空比为50%的连续比特数据的重复，并且可以实现具有高比特变化率的数据传送。最后，可以实现稳定快速的传送。

在本实施例中，如果频繁输入具有高比特变化率的信号，诸如0101010101，就可以减少锁定故障的出现，并且可以抑制频率的错误识别。

具体而言，当采用上述构造和动作时，不会重复传送除了特殊码之外的数据。因此，接收侧的PLL电路可以接收处于各种比特位置的任何一个的边沿，并且极少无法锁定到输入信号。此外，因为看起来像具有不同频率的时钟的信号，诸如1100110011，极少出现，所以降低了错误检测频率的可能性。因此，PLL电路极少无法锁定到输入信号，并且可以进一步提高传送频率。

即使采用相同的码时，也可以改变要由码承载的命令，也就是说，在消隐时段期间可将码视作消隐信号，而在显示时段期间可将码视作特殊码。因此，可以防止不必要码的分配。

第二实施例

下面参照附图描述实施例2。如图13所示，本实施例的主要特征是，当重复与紧接在前数据之前的数据相同的数据时，以第二特殊码代替数据，第二特殊码不同于当数据等同于紧接在前的数据时要应用的码。因此，可以解决其中很可能出现故障且利用两个数据项目的组合建立的条件的连续。关于本实施例，将描述数据与紧接在前数据之前的数据相同的情况下采用特殊码的示例。即使数据与紧接在前的数据之前的数据之前的数据相同，或者与紧接在前的数据之前的两个数据项之前的数据相同，也可以应用本实施例。

所参照的作为很可能出现故障的条件是频率，诸如信号11001100110011001100的频率，看起来像倍频的条件。即，当组合4个数据项时，出现边沿数量少的状态。否则，产生被错误地认为是具有不同频率的信号的信号。

具体而言，如图13所示，当以两个码为单位重复输入相同数据时，将第二个传送数据或随后的重复传送数据编码成特殊码。在本实施例中，当重复紧接在前的数据时，应用与实施例1中采用的码相同的第一特殊码，诸如10101 01010。当重复紧接在前的数据之前的数据时，应用第二码01010 10101。与实施例1中的类似，第一特殊码1010101010是等同于消隐信号1010101010的信号。第二特殊码0101010101是通过将消隐信号1010101010的逻辑电平反相而获得的信号。

在图13中，利用图2A所示的编码表以及第一特殊码和第二特殊码对输入数据项ECh、79h、03h、79h和03h编码。具体而言，将输入数据79h编码成编码数据11001 10011，将输入数据03h编码成编码数据0011110100。

因为每隔一次重复输入数据79h，所以将第二个79h转换为第二特殊码01010 10101。同样地，因为每隔一次重复输入数据03h，所以将第二个03h转换为特殊码01010 10101。因此，可以减少很可能被错误检测的连续比特模式的产生频率。

显示装置数据传输系统100的总体构造与涉及实施例1的图6所示的相同。下面参照图14和图15，描述传送数据转换电路和接收数据转换电路的构造。

图14示出涉及本实施例的传送数据转换电路211的构造。与涉及实施例1的图8所示的相比，图14所示传送数据转换电路211包括数据保持电路和特殊码保持电路，数据保持电路保持紧接在前的数据之前的数据，特殊码保持电路保持特殊码，以该特殊码来代替紧接在前的数据之前的数据。其他组件与图8所示的相同。

具体而言，如图14所示，传送数据转换电路211包括4B5B编码电路311和312、高位特殊码保持电路313a、低位特殊码保持电路314a、高位特殊码保持电路313b、低位特殊码保持电路314b、数据保持电路315a和316a、数据保持电路315b和316b、比较器317以及选择电路318。

高位特殊码保持电路313a和低位特殊码保持电路314a是保持第一特殊码的电路，与实施例1中的类似，并且可以认为是产生第一特殊码并将其馈送到选择电路318的电路。第一特殊码是在输入数据与紧接在前的输入数据相同时要输出的码。要通过高位特殊码保持电路313a保持的第一特殊码的5个高位比特是10101，并且要通过低位特殊码保持电路314a保持的第一特殊码的5个低位比特是01010。

高位特殊码保持电路313b和低位特殊码保持电路314b是保持第二特殊码的电路，并且可以认为是产生第二特殊码并将其馈送到选择电路318的电路。第二特殊码是在输入数据与紧接在前的数据之前的数据相同时要输出的码。第二特殊码是并未在4B5B编码方法中规定的码、其比特变化率高的码、不同于第一特殊码的码。

高位特殊码保持电路313b保持要用于转换8比特长的输入数据的4个高位比特的、第二特殊码的5个高位比特，并将比特馈送到选择电路318。本示例中第二特殊码的5个高位比特是01010。低位特殊码保持电路314b保持要用于转换8比特长的输入数据的4个低位比特的、第二特殊码的5个低位比特，并将5个低位比特馈送到选择电路318。本示例中第二特殊码的5个低位比特是10101。

与实施例1中的类似，数据保持电路315a和316a是保持紧接在前的定时输入的输入数据（作为紧接在前的定时编码的对象的输入数据）的电路。数据保持电路315b和316b是保持紧接在前的定时之前的定时输入的输入数据（作为紧接在前的定时之前的定时编码的对象的输入数据）的电路。

数据保持电路315a保持在初始时钟的定时输入的输入数据的4个高位比特，并在随后的时钟的定时将保持的4个高位比特输出到比较器317。在此定时，数据保持电路315b保持从数据保持电路315a输出的输入数据的4个高位比特，并在进一步随后的时钟的定时将保持的4个高位比特输出到比较器317。

数据保持电路316a保持在初始时钟的定时输入的输入数据的4个低位比特，并在随后的时钟的定时将保持的4个低位比特输出到比较器317。在此定时，数据保持电路316b保持从数据保持电路316a输出的输入数据的4个低位比特，并在进一步随后的时钟的定时将保持的4个低位比特输出到比较器317。

比较器317将当前输入数据与通过数据保持电路315a和316a保持的紧接在前的输入数据进行比较，从而看当前输入数据是否等同于紧接在前的输入数据，并将比较结果输出到选择电路318。此外，比较器317将当前输入数据与通过数据保持电路315b和316b保持的紧接在前的输入数据之前的输入数据进行比较，从而看当前输入数据是否等同于紧接在前的输入数据之前的输入数据，并将比较结果输出到选择电路318。

选择电路318基于比较器317进行的比较的结果，选择通过4B5B编码电路311和312产生的编码数据、通过高位特殊码保持电路313a和低位特殊码保持电路314a保持的第一特殊码、或者通过高位特殊码保持电路313b和低位特殊码保持电路314b保持的第二特殊码，并输出所选择的数据或码作为传送数据。

如果通过比较器317进行的比较的结果表明，当前输入数据的4个高位比特不同于紧接在前的输入数据和紧接在前的输入数据之前的输入数据的每一个的4个高位比特，则选择电路318输出通过4B5B编码电路311产生的编码数据的5个高位比特。如果当前输入数据的4个高位比特等同于紧接在前的输入数据的4个高位比特，则选择电路318输出通过高位特殊码保持电路313a保持的第一特殊码的5个高位比特。如果当前输入数据的4个高位比特等同于紧接在前的输入数据之前的数据的4个高位比特，则选择电路318输出通过高位特殊码保持电路313b保持的第二特殊码的5个高位比特。

如果通过比较器317进行的比较的结果表明，当前输入数据的4个低位比特不同于紧接在前的输入数据和紧接在前的输入数据之前的输入数据的每一个的4个低位比特，则选择电路318输出通过4B5B编码电路312产生的编码数据的5个低位比特。如果当前输入数据的4个低位比特等同于紧接在前的输入数据的4个低位比特，则选择电路318输出通过低位特殊码保持电路314a保持的第一特殊码的5个低位比特。如果当前输入数据的4个低位比特等同于紧接在前的输入数据之前的数据的4个低位比特，则选择电路318输出通过低位特殊码保持电路314b保持的第二特殊码的5个低位比特。

图15示出涉及本实施例的接收数据转换电路221的构造。与涉及实施例1的图9相比，在图15中，接收数据转换电路221包括数据保持电路和选择电路，数据保持电路保持紧接在前的数据之前的数据，选择电路根据第二特殊码选择紧接在前的数据之前的数据。其他组件与图9所示的相同。

具体而言，如图15所示，接收数据转换电路221包括5B4B解码电路321和322、高位数据保持电路323a、低位数据保持电路324a、高位数据保持电路323b、低位数据保持电路324b、状态判定电路325以及选择电路326。

与实施例1中的类似，高位数据保持电路323a和低位数据保持电路324b是保持紧接在前的定时产生的解码数据（显示数据）的电路。高位数据保持电路323b和低位数据保持电路324b是保持紧接在前的定时之前的定时产生的解码数据（显示数据）的电路。

高位数据保持电路323a保持在初始时钟的定时产生的解码数据的4个高位比特，并在随后的时钟的定时将保持的4个高位比特输出到选择电路326。在此定时，高位数据保持电路323b保持从高位数据保持电路323a输出的解码数据的4个高位比特，并在进一步随后的时钟的定时将保持的4个高位比特输出到选择电路326。

低位数据保持电路324a保持在初始时钟的定时产生的解码数据的4个低位比特，并在随后的时钟的定时将保持的4个低位比特输出到选择电路326。在此定时，低位数据保持电路324b保持从低位数据保持电路324a输出的解码数据的4个低位比特，并在进一步随后的时钟的定时将保持的4个低位比特输出到选择电路326。

状态判定电路325判定输入的传送数据是否为第一特殊码，并输出判定结果。此外，状态判定电路325判定输入的传送数据是否为第二特殊码，并输出判定结果。

选择电路326基于通过状态判定电路325做出的判定结果，输出通过5B4B解码电路321和322产生的解码数据、通过高位数据保持电路323a和低位数据保持电路324a保持的解码数据、或者通过高位数据保持电路323b和低位数据保持电路324b保持的解码数据，并输出解码数据作为显示数据。

如果通过状态判定电路325做出的判定结果表明传送数据既不是第一特殊码，也不是第二特殊码，则选择电路326输出通过5B4B解码电路321和322产生的解码数据。如果传送数据是第一特殊码，则选择电路326输出通过高位数据保持电路323a和低位数据保持电路324a保持的紧接在前的解码数据。如果传送数据是第二特殊码，则选择电路326输出通过高位数据保持电路323b和低位数据保持电路324b保持的紧接在前的解码数据之前的解码数据。

下面参照图16和图17，描述涉及本实施例的定时控制器110的数据传输电路111以及显示驱动器120的数据接收电路121的动作。

与实施例1的差别是，在当前数据等同于紧接在前的数据之前的数据时，以不同于在当前数据等同于紧接在前的数据时应用的特殊码的特殊码来代替当前数据。这里，要应用于紧接在前的数据的复制的第一特殊码是10101 01010，要应用于紧接在前的数据之前的数据的复制的第二特殊码是01010 10101。

图16A描述包括图14所示传送数据转换电路211的数据传输电路111中用于高位比特的传输处理，而图16B描述用于低位比特的传输处理。

如图16A所示，在用于高位比特的传输处理中，传送数据转换电路211首先判定消隐时段是否开始（S201）。如果消隐时段已经开始，则从选择电路318输出数据启动信号、源输出使能信号（输出定时信号）、极性信号以及消隐信号（S202）。

如果在S201发现消隐时段尚未开始，也就是说，如果显示时段已经开始，则传送数据转换电路211判定输入数据的4个高位比特是否等同于紧接在前的输入数据的4个高位比特（S203）。如果输入数据的4个高位比特等同于紧接在前的输入数据的4个高位比特，则选择电路318输出与第一特殊码的5个高位比特相对应的高位特殊码10101（S204）。

如果在S203发现输入数据的4个高位比特不同于紧接在前的输入数据的4个高位比特，则传送数据转换电路211判定输入数据的4个高位比特是否等同于紧接在前的输入数据之前的输入数据的4个高位比特（S205）。如果输入数据的4个高位比特等同于紧接在前的输入数据之前的输入数据的4个高位比特，则选择电路318输出与第二特殊码的5个高位比特相对应的高位特殊码01010（S206）。

如果在S205发现输入数据的4个高位比特不同于紧接在前的输入数据之前的输入数据的4个高位比特，则选择电路318输出对输入数据的4个高位比特进行4B5B编码而得到的编码数据的5个高位比特（S207）。

如图16B所示，在用于低位比特的传输处理中，传送数据转换电路211首先判定消隐时段是否开始（S211）。如果消隐时段已经开始，则从选择电路318输出数据启动信号、源输出使能信号（输出定时信号）、极性信号以及消隐信号（S212）。

如果在S211发现消隐时段尚未开始，也就是说，如果显示时段已经开始，则传送数据转换电路211判定输入数据的4个低位比特是否等同于紧接在前的输入数据的4个低位比特（S213）。如果输入数据的4个低位比特等同于紧接在前的输入数据的4个低位比特，则选择电路318输出与第一特殊码的5个低位比特相对应的低位特殊码01010（S214）。

如果在S213发现输入数据的4个低位比特不同于紧接在前的输入数据的4个低位比特，则传送数据转换电路211判定输入数据的4个低位比特是否等同于紧接在前的输入数据之前的输入数据的4个低位比特（S215）。如果输入数据的4个低位比特等同于紧接在前的输入数据之前的输入数据的4个低位比特，则选择电路318输出与第二特殊码的5个低位比特相对应的低位特殊码10101（S216）。

如果在S215发现输入数据的4个低位比特不同于紧接在前的输入数据之前的输入数据的4个低位比特，则选择电路318输出对输入数据的4个低位比特进行4B5B编码而得到的编码数据的5个低位比特（S217）。

图17A描述在包括图15所示接收数据转换电路221的数据接收电路121中用于高位比特的接收处理，而图17B描述用于低位比特的接收处理。

如图17A所示，在用于高位比特的接收处理中，接收数据转换电路221首先判定是否以数据启动信号开始特定时段（S221）。如果做出判定，尚未以数据启动信号开始特定时段，也就是说，消隐时段已经开始，则输出数据启动信号、源输出使能信号（输出定时信号）、极性信号以及消隐信号（S222）。

如果在S221发现已经以数据启动信号开始特定时段，也就是说，在S221发现特定时段已经开始，则判定传送数据的5个高位比特是否等同于第一特殊码的5个高位比特10101（S223）。如果做出判定，传送数据的5个高位比特等同于第一特殊码的5个高位比特，则选择电路326输出紧接在前的解码数据的4个高位比特（S224）。

如果在S223做出判定，传送数据的5个高位比特不同于第一特殊码的5个高位比特，则判定传送数据的5个高位比特是否等同于第二特殊码的5个高位比特01010（S225）。如果做出判定，传送数据的5个高位比特等同于第二特殊码的5个高位比特，则选择电路326输出紧接在前的解码数据之前的解码数据的4个高位比特（S226）。

如果在S225做出判定，传送数据的5个高位比特不同于第一特殊码的5个高位比特，则选择电路326输出将传送数据的5个高位比特进行5B4B解码而得到的解码数据的4个高位比特（S227）。此时，更新由高位数据保持电路323a和323b保持的解码数据的4个高位比特。

如图17B所示，在用于低位比特的接收处理中，接收数据转换电路221首先判定是否以数据启动信号开始特定时段（S231）。如果做出判定，消隐时段已经开始，则输出数据启动信号、源输出使能信号（输出定时信号）、极性信号以及消隐信号（S232）。

如果在S231做出判定，已经以数据启动信号开始特定时段，也就是说，显示时段已经开始，则判定传送数据的5个低位比特是否等同于第一特殊码的5个低位比特01010（S233）。如果做出判定，传送数据的5个低位比特等同于第一特殊码的5个低位比特，则选择电路326输出紧接在前的解码数据的4个低位比特（S234）。

如果在S233做出判定，传送数据的5个低位比特不同于第一特殊码的5个低位比特，则判定传送数据的5个低位比特是否等同于第二特殊码的5个低位比特10101（S235）。如果做出判定，传送数据的5个低位比特等同于第二特殊码的5个低位比特，则选择电路326输出紧接在前的解码数据之前的解码数据的4个低位比特（S236）。

如果在S235做出判定，传送数据的5个低位比特不同于第二特殊码的5个低位比特，则选择电路326输出对传送数据的5个低位比特进行5B4B解码而得到的解码数据的4个低位比特（S237）。此时，更新由低位数据保持电路324a和324b保持的解码数据的4个低位比特。

可以只利用第一特殊码或第二特殊码的5个高位比特或5个低位比特来做出判定，并且可以提供重复输出。否则，如果5个高位比特和5个低位比特两者都等同于第一特殊码或第二特殊码的5个高位比特和5个低位比特，就可以提供重复输出（复制）。

如上所述，在本实施例中，除了实施例1的结构特征之外，当重复紧接在前的数据之前的数据时，将第二特殊码用于编码。因此，因为没有发生4B5B码的重复，所以相比实施例1，可以更可靠地消除很可能出现故障的条件的重复。

当以两个码为单位传送数据时，如果紧接在前的数据之前传送的数据等同于目前要发送的数据，则将呈现高比特变化率且不同于第一特殊码的数据分配为第二特殊码，使得可以复制紧接在前的数据之前的数据（第四个最新的码）。如果数据的逻辑电平与第一特殊码的逻辑电平相反，也就是说，数据的高位比特是01010，而低位比特是10101，则做出判定，重复紧接在前的数据之前的数据。因此，数据项1100110011 00110 01100是重复的，接着要发送的重复数据项被转换为0101010101 01010 10101。

因此，可以减少占空比为50%的连续比特数据的重复，并且可以传送呈现高比特变化率的数据。最后，可以实现稳定快速的传送。

已经基于实施例具体描述了本发明人构思的本发明。无需多言，本发明不限于实施例，而是在不脱离主旨的情况下，可以通过各种方式修改本发明。

例如，在上述实施例中，尚未编码的输入数据等同于之前的数据，特殊码用于编码。可以仅在需要时使用特殊码。可以检测输入数据的比特变化率。如果输入数据的比特变化率低，就可将特殊码用于编码。如果输入数据的比特变化率高，就可以不使用特殊码，而是可以根据普通的编码方法对输入数据编码。在这种情况下，虽然抑制了特殊码的使用，但是可以提供与上述实施例提供的相同的优点。

在上述实施例中，判定尚未编码的输入数据是否等同于之前的数据。如果输入数据等同于之前的数据，则将特殊码用于编码。或者，可以检查编码数据，看是否等同于之前的数据。如果连续的编码数据项彼此相同，就可以用特殊码代替编码数据项的其中一个。即使在这种情况下，也可以提供与上述实施例提供的相同的优点。

在上述实施例中，将诸如4B5B编码方法的mBnB编码方法描述为时钟嵌入式编码方法。或者，任何其他的时钟嵌入式编码方法都可以。此外，本发明可以适合于除了时钟嵌入式编码方法之外的编码方法。

Claims (19)

1.一种编码器，包括：

编码单元，所述编码单元根据预定编码方法来执行编码，所述预定编码方法是时钟嵌入式编码方法；

产生单元，所述产生单元产生特殊码，所述特殊码并未在所述预定编码方法中规定并且呈现与根据所述预定编码方法产生的相比更高的比特变化率；以及

编码输出单元，如果所述编码单元还没有编码的第一输入数据项和第二输入数据项彼此相同，则所述编码输出单元输出由所述编码单元将所述第一输入数据编码成的第一编码数据，并且在所述第一编码数据之后输出所述特殊码作为所述第二输入数据被编码成的第二编码数据。

2.根据权利要求1所述的编码器，其中：

所述第一输入数据项和所述第二输入数据项是根据其在显示装置上显示图像的显示数据项，

所述编码输出单元在除了显示时段之外的消隐时段期间输出指示所述消隐时段的消隐信号，在所述显示时段期间根据所述显示数据项来在所述显示装置上显示所述图像，并且

在所述显示时段期间，输出与所述消隐信号相同的信号或者其逻辑电平是所述消隐信号的逻辑电平的相反电平的信号。

3.根据权利要求1所述的编码器，其中，如果所述第一输入数据项和所述第二输入数据项彼此不同，则所述编码输出单元输出所述编码单元将所述第二输入数据编码成的数据作为所述第二编码数据。

4.根据权利要求1所述的编码器，进一步包括：

保持单元，所述保持单元保持连续输入的所述第一输入数据项和所述第二输入数据项中的所述第一输入数据；以及

比较单元，所述比较单元将所述第二输入数据与由所述保持单元所保持的所述第一输入数据进行比较，其中

所述编码输出单元基于由所述比较单元执行的比较的结果来输出所述第一编码数据项和所述第二编码数据项。

5.根据权利要求1所述的编码器，其中：

如果所述编码单元还没有编码的第三输入数据与所述第一输入数据相同，则所述编码输出单元在所述第二编码数据之后输出与所述第一特殊码不同的第二特殊码作为所述第三输入数据被编码成的第三编码数据。

6.根据权利要求5所述的编码器，其中，如果所述第一输入数据项和所述第三输入数据项彼此不同，则所述编码输出单元输出所述编码单元将所述第三输入数据编码成的数据作为所述第三编码数据。

7.根据权利要求5所述的编码器，进一步包括：

保持单元，所述保持单元保持连续输入的所述第一数据项、所述第二数据项和所述第三数据项中的所述第一输入数据；以及

比较单元，所述比较单元将所述第三输入数据与所述保持单元所保持的所述第一输入数据进行比较，其中

所述编码输出单元基于所述比较单元所执行的比较的结果来输出所述第一编码数据项和所述第三编码数据项。

8.根据权利要求1所述的编码器，其中，如果连续的所述第一编码数据项和所述第二编码数据项呈现低比特变化率，则所述编码输出单元输出所述特殊码。

9.根据权利要求1所述的编码器，其中，所述预定编码方法是mBnB编码方法，所述mBnB编码方法用于将m比特长的数据编码成n比特，其中n大于m。

10.一种解码器，包括：

解码单元，所述解码单元根据预定编码方法来执行解码，所述预定编码方法是时钟嵌入式编码方法；

保持单元，所述保持单元保持所述解码单元所产生的解码数据；以及

解码输出单元，在所述解码单元还没有解码的连续的第一编码数据项和第二编码数据项中，如果所述第二编码数据是特殊码，则所述解码输出单元输出所述解码单元将所述第一编码数据解码成的第一解码数据，并且输出与所述第一解码数据相同并且由所述保持单元所保持的数据作为所述第二编码数据被解码成的第二解码数据，所述特殊码并未在所述预定编码方法中规定并且呈现与根据所述预定编码方法产生的相比更高的比特变化率。

11.根据权利要求10所述的解码器，其中，如果所述第二编码数据与所述特殊码不同，则所述解码输出单元输出所述解码单元将所述第二编码数据解码成的数据作为所述第二解码数据。

12.根据权利要求10所述的解码器，其中：

所述第一解码数据项和所述第二解码数据项是根据其在显示装置上显示图像的显示数据项；并且

在显示时段期间所述解码输出单元输出分别与所述第一编码数据项和所述第二编码数据项相关联的所述第一解码数据项和所述第二解码数据项，在所述显示时段期间根据所述显示数据项来在所述显示装置上显示所述图像。

13.根据权利要求12所述的解码器，其中，当输入指示所述显示时段的开始的数据启动信号时，所述解码输出单元将以所述数据启动信号开始的特定时段视作所述显示时段，并且输出分别与所述第一编码数据项和所述第二编码数据项相关联的所述第一解码数据项和所述第二解码数据项。

14.根据权利要求10所述的解码器，其中，假定所述第三编码数据接在所述第一编码数据项和所述所述第二编码数据项之后，如果所述第三编码数据是与所述特殊码不同的第二特殊码，则所述解码输出单元输出与所述第一解码数据相同并且由所述保持单元所保持的数据作为所述第三编码数据被解码成的第三解码数据。

15.根据权利要求14所述的解码器，其中，如果所述第三编码数据与所述特殊码不同，则所述解码输出单元输出所述解码单元将所述第三编码数据解码成的数据作为所述第三解码数据。

16.根据权利要求10所述的解码器，其中，所述预定编码方法是mBnB编码方法，所述mBnB编码方法用于将m比特长的数据编码成n比特，其中n大于m。

17.一种传输系统，所述传输系统具有通过传输线彼此耦合的编码器和解码器，其中：

所述编码器包括：

编码单元，所述编码单元根据预定编码方法来执行编码，所述预定编码方法是时钟嵌入式编码方法，

产生单元，所述产生单元产生特殊码，所述特殊码并未在所述预定编码方法中规定并且呈现与根据所述预定编码方法产生的相比更高的比特变化率，以及

编码输出单元，如果所述编码单元还没有编码的第一输入数据项和第二输入数据项彼此相同，则所述编码输出单元输出由所述编码单元将所述第一输入数据编码成的第一编码数据，并且在所述第一编码数据之后输出所述特殊码作为所述第二输入数据被编码成的第二编码数据；并且

所述解码器包括：

解码单元，所述解码单元根据所述预定编码方法来执行解码，

保持单元，所述保持单元保持所述解码单元所产生的解码数据，以及

解码输出单元，如果通过所述传输线输入的所述第一编码数据项和所述第二编码数据项中的所述第二编码数据是所述特殊码，则所述解码输出单元输出所述解码单元将所述第一编码数据解码成的第一解码数据，并且输出与所述第一解码数据相同并且由所述保持单元所保持的数据作为所述第二编码数据被解码成的第二解码数据。

18.根据权利要求17所述的传输系统，其中，如果所述第一输入数据项和所述第二输入数据项彼此不同，则所述编码输出单元输出所述编码单元将所述第二输入数据编码成的数据作为所述第二编码数据。

19.根据权利要求17所述的传输系统，其中，如果所述第二编码数据与所述特殊码不同，则所述解码输出单元输出所述解码单元将所述第二编码数据解码成的数据作为所述第二解码数据。

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