CN103368541A - 断电延迟电路与方法，以及具断电延迟的音响系统 - Google Patents

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林棋桦
唐健夫
陈曜洲
陈安东
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Abstract

一种断电延迟电路，其特征在于包括：一外部电源输入端；一内部电源供应端；一电容连接所述内部电源供应端；一开关连接在所述外部电源输入端及所述内部电源供应端之间；一磁滞比较器具有第一输入端连接所述外部电源输入端、第二输入端连接所述内部电源供应端，以及输出端产生控制讯号控制所述开关；其中，所述开关在第一状态下打开而连接所述外部电源输入端到所述内部电源供应端，且在第二状态下关闭。

Description

断电延迟电路与方法,以及具断电延迟的音响系统
技术领域
本发明涉及一种断电延迟电路与方法，具体地说，是一种用于音响系统的断电延迟电路与方法。
背景技术
为避免扬声器在音响系统开启及关闭时产生爆音(pop)，已知技术使用音讯消音(audio mute)集成电路(IC)来消除爆音。然而在电源关闭时，音讯消音IC缺乏足够大的电源电压支持其内部电路正确运作，因此难以维持其消音功能。为解决此问题，必须在电源关闭时延长音讯消音IC的电源电压的维持时间，使其内部电路在电源关闭后仍能正常工作一段时间，让音源静音的功能发挥作用，且让音响系统的输出电压讯号在电源关闭后仍能正确维持一段时间。
美国专利号5778238揭露一种用于微控制器的电源关闭重启电路，其系将P-N接面二极管连接外部电源以对电容充电，所述电容在电源关闭时提供低电压侦测电路操作所需的能量，使MOSFET晶体管导通而释放电源重启电路输入端的延迟电容的电荷，避免因为前次关机时所述延迟电容未完全放电而导致再开机时的延迟时间缩短。但是所述二极管连接在外部电源和内部电路之间会消耗额外的电压压降，导致内部电路工作电压的边际值变小，而且所述二极管输出的电压也会随外部电源电压浮动。
因此已知的用于微控制器的电源关闭重启电路存在着上述种种不便和问题。
发明内容
本发明的目的，在于提出一种用于音响系统的断电延迟电路及方法。
本发明的另一目的，在于提出一种具断电延迟的音响系统。
为实现上述目的，本发明的技术解决方案是：
一种断电延迟电路，其特征在于包括：
一外部电源输入端；
一内部电源供应端；
一电容连接所述内部电源供应端；
一开关连接在所述外部电源输入端及所述内部电源供应端之间；
一磁滞比较器具有第一输入端连接所述外部电源输入端、第二输入端连接所述内部电源供应端，以及输出端产生控制讯号控制所述开关；
其中，所述开关在第一状态下打开而连接所述外部电源输入端到所述内部电源供应端，且在第二状态下关闭。
本发明的断电延迟电路还可以采用以下的技术措施来进一步实现。
前述的断电延迟电路，其中所述开关包括一MOS晶体管连接在所述外部电源输入端及所述内部电源供应端之间，受所述控制讯号控制。
前述的断电延迟电路，其中所述开关包括：
一第一PMOS晶体管连接在所述外部电源输入端及所述内部电源供应端之间，受所述控制讯号控制；
一电压切换电路连接所述第一PMOS晶体管的基底，以切换其电压。
前述的断电延迟电路，其中所所述电压切换电路包括：
一第二PMOS晶体管连接在所述外部电源输入端及所述第一PMOS晶体管的基底之间，在所述第一状态下将所述外部电源输入端的电压施加到所述第一PMOS晶体管的基底；
一电阻连接在所述内部电源供应端及所述第一PMOS晶体管的基底之间，在所述第二状态下将所述内部电源供应端的电压施加到所述第一PMOS晶体管的基底。
前述的断电延迟电路，其中所所述电阻包括所述第一PMOS晶体管的基底电阻。
前述的断电延迟电路，其中所所述磁滞比较器包括起始状态设定电阻连接所述磁滞比较器的输出端，设定所述控制讯号的起始逻辑状态。
前述的断电延迟电路，其中所所述磁滞比较器包括：
第一及第二输入晶体管，所述第一输入晶体管具有闸极连接所述外部电源输入端；
磁滞用电阻连接在所述第二输入端及所述第二输入晶体管的闸极之间；
磁滞用电流源串联所述磁滞用电阻；
其中，所述磁滞用电阻产生压降以决定所述磁滞比较器的磁滞大小。
前述的断电延迟电路，其中所所述电容的电容值定义所述断电延迟电路的延迟时间。
一种断电延迟方法，其特征在于包括以下步骤：
(A)监视外部电源输入端的电压及内部电源供应端的电压；
(B)根据所述外部电源输入端的电压及所述内部电源供应端的电压磁滞性地控制使所述外部电源输入端连接或不连接到所述内部电源供应端；
(C)在所述外部电源输入端连接到所述内部电源供应端期间，对电容充电。
本发明的断电延迟方法还可以采用以下的技术措施来进一步实现。
前述的断电延迟方法，其中所述步骤A包括比较所述外部电源输入端的电压及所述内部电源供应端的电压。
前述的断电延迟方法，其中所述步骤B包括打开MOS晶体管而将所述外部电源输入端连接到所述内部电源供应端。
前述的断电延迟方法，其中所述步骤B包括：
打开PMOS晶体管而将所述外部电源输入端连接到所述内部电源供应端；
将所述外部电源输入端的电压施加到所述PMOS晶体管的基底。
前述的断电延迟方法，其中所述步骤B包括：
关闭PMOS晶体管而切断所述外部电源输入端与所述内部电源供应端之间的连接；
将所述内部电源供应端的电压施加到所述PMOS晶体管的基底。
前述的断电延迟方法，其中更包括设定起始状态使所述外部电源输入端连接到所述内部电源供应端。
一种音响系统，其特征在于包括：
一音源线；
一驱动晶体管，连接所述音源线；
一断电延迟电路，连接所述驱动晶体管，所述断电延迟电路具有外部电源输入端、内部电源供应端及电容连接所述内部电源供应端，在所述内部电源供应端的电压低于所述外部电源输入端的电压时对所述电容充电，并在断电时由所述电容供应电流给所述驱动晶体管，以下拉所述音源线的电位。
前述的音响系统，其中所述断电延迟电路包括：
一开关连接在所述外部电源输入端及所述内部电源供应端之间；
一磁滞比较器具有第一输入端连接所述外部电源输入端、第二输入端连接所述内部电源供应端，以及输出端产生控制讯号控制所述开关；
其中，所述开关在第一状态下打开而连接所述外部电源输入端到所述内部电源供应端，且在第二状态下关闭。
前述的断电延迟电路，其中所述开关包括MOS晶体管连接在所述外部电源输入端及所述内部电源供应端之间，受所述控制讯号控制。
前述的断电延迟电路，其中所述开关包括：
第一PMOS晶体管连接在所述外部电源输入端及所述内部电源供应端之间，受所述控制讯号控制；
电压切换电路连接所述第一PMOS晶体管的基底，以切换其电压。
前述的断电延迟电路，其中所述电压切换电路包括：
第二PMOS晶体管连接在所述外部电源输入端及所述第一PMOS晶体管的基底之间，在所述第一状态下将所述外部电源输入端的电压施加到所述第一PMOS晶体管的基底；
电阻连接在所述内部电源供应端及所述第一PMOS晶体管的基底之间，在所述第二状态下将所述内部电源供应端的电压施加到所述第一PMOS晶体管的基底。
前述的断电延迟电路，其中所述电阻包括所述第一PMOS晶体管的基底电阻。
前述的断电延迟电路，其中所述磁滞比较器包括起始状态设定电阻连接所述磁滞比较器的输出端，设定所述控制讯号的起始逻辑状态。
前述的断电延迟电路，其中所述磁滞比较器包括：
第一及第二输入晶体管，所述第一输入晶体管具有闸极连接所述外部电源输入端；
磁滞用电阻连接在所述第二输入端及所述第二输入晶体管的闸极之间；
磁滞用电流源串联所述磁滞用电阻；
其中，所述磁滞用电阻产生压降以决定所述磁滞比较器的磁滞大小。
前述的断电延迟电路，其中所述电容之电容值定义所述断电延迟电路的延迟时间。
采用上述技术方案后，本发明的断电延迟电路与方法，以及具断电延迟的音响系统具有在音响系统开启及关闭时消除爆音的优点。
附图说明
图1为应用本发明的断电延迟电路的音响系统方块图；
图2为本发明的断电延迟电路的一实施例示意图；
图3是以二极管、NMOS或PMOS实现开关16时，在开关16上损耗的压差ΔV与电流间的关系图；
图4为本发明的另一实施例的电路图；
图5为图4的外部电源电压VCC和内部电源电压VDD的曲线图；
图6为外部电源电压VCC和内部电源电压VDD的曲线比较图。
具体实施方式
以下结合实施例及其附图对本发明作更进一步说明。
现请参阅图1，图1系在音响系统中使用断电延迟电路的示意图。如图所示，重启集成电路(reset IC)10连接外部电源VCC、外接电容C及多个驱动晶体管M1-MN，每个驱动晶体管经一条音源线(audio line)11连接到一个扬声器12。当重启IC 10侦测到外部电源电压VCC异常，例如电源关闭时，便藉由电容C储存的电荷提供负载电流I_load给驱动晶体管M1-MN，因而将音源线11的电压拉到0伏特以避免爆音产生。根据本发明的断电延迟电路系整合在重启IC 10中，其延迟重启IC 10的内部电源断电的时间，使重启IC 10在外部电源VCC断电后一段时间内，能够维持足够的负载电流I_load。如图2所示，断电延迟电路14包含电容C连接内部电源供应端VDD，开关16连接在外部电源输入端VCC与内部电源供应端VDD之间，以及磁滞比较器18根据外部电源电压VCC及内部电源电压VDD控制开关16。磁滞比较器18的第一输入端连接外部电源输入端VCC，第二输入端连接内部电源供应端VDD，输出端产生控制讯号S1控制开关16。在第一状态下，开关16打开(turn on)而将外部电源输入端VCC连接到内部电源供应端VDD，因此外部电源VCC可以对电容C充电。在第二状态下，开关16关闭(turn off)而切断外部电源输入端VCC及内部电源供应端VDD之间的连接，由电容C提供内部电路20操作所需的电力。藉由磁滞性地控制外部电源输入端VCC连接或不连接到内部电源供应端VDD，可以维持稳定的内部电源电压VDD。电容C的电容值大小定义断电延迟电路14的延迟时间，亦即断电延迟电路14支持内部电路20正确工作的时间。在本实施例中，电容C系设置在重启IC 10的外部，以便调整电容C的大小而最佳化延迟时间，在其它实施例中，也可以根据系统需求而将电容C设置在重启IC 10的内部。
图3为开关16及磁滞比较器18的实施例示意图。在此，开关16包含PMOS晶体管P1连接在外部电源输入端VCC与内部电源供应端VDD之间，受控制讯号S1控制，以及PMOS晶体管P2和电阻RWELL组成电压切换电路连接在外部电源输入端VCC与内部电源供应端VDD之间。PMOS晶体管P2连接在外部电源输入端VCC与PMOS晶体管P1的基底之间，电阻RWELL连接在内部电源供应端VDD与PMOS晶体管P1的基底之间。采用PMOS晶体管P1实现开关16，是为了尽量减少损耗在开关16上的压降。PMOS晶体管P2和电阻RWELL为切换井(switching well)的架构，用以使PMOS晶体管P1的井区连接最高电位，提升防止闩锁(latch up)的能力。在本实施例中，PMOS晶体管P1用来定义开关16在打开时，外部电源输入端VCC与内部电源供应端VDD之间的压降，PMOS晶体管P2和电阻RWELL用来切换N型井的电位，N型井可以随开关16的两端电压VCC和VDD的不同而连接到不同侧。当外部电源电压VCC高于内部电源电压VDD时，磁滞比较器18打开PMOS晶体管P1和P2，N型井经PMOS晶体管P2连接到外部电源VCC，因此将PMOS晶体管P1的基底(即N型井)连接到高电位端VCC。当外部电源电压VCC低于内部电源电压VDD时，PMOS晶体管P1和P2被磁滞比较器18关闭，因此寄生电阻RWELL将PMOS晶体管P1的基底连接高电位端VDD。借着切换N型井的电位，PMOS晶体管P1如同一个开关组件操作。图4为比较本发明与已知技术的效果的示意图，水平轴的ΔV表示开关16的压降，垂直轴表示开关16的电流，曲线22系PMOS晶体管P1的电流-电压特性曲线，曲线24系二极管的电流-电压特性曲线。使用PMOS晶体管P1当作开关组件，其损耗的压差ΔV约为0.1V，小于二极管的导通压降VDIODE(约为0.6V)，因此减少了外部电源输入端VCC与内部电源供应端VDD之间的压降，内部电源电压VDD(=VCC-ΔV)高于使用二极管的内部电源电压(=VCC-VDIODE)，进而增加了内部电路20的工作电压的边际值约0.5V。另一方面，曲线22的上升斜率
Slope=1/Ron，    [公式1]
其中Ron是PMOS晶体管P1的导通电阻值。增加PMOS晶体管P1的尺寸可以降低其导通电阻值Ron，进而提高曲线22的上升斜率Slope。
回到图3，磁滞比较器18具有一对输入晶体管M1和M2，输入晶体管M1的闸极连接外部电源输入端VCC，偏压电流源IBIAS连接输入晶体管M1和M2，磁滞用电阻RHYS连接在磁滞比较器18的第二输入端和输入晶体管M2的闸极之间，磁滞用电流源IHYS串联电阻RHYS，提供电流流经电阻RHYS而产生压降，决定磁滞比较器18的磁滞大小ΔH。较佳者，使用起始状态设定电阻RINI连接磁滞比较器18的输出端，将其输出讯号S1预设在逻辑低准位，使PMOS晶体管P1的预设状态为打开。参照图5，波形26表示外部电源电压VCC，波形28表示内部电源电压VDD，准位30表示外部电源VCC的待机值(standby power)，一般为3.3V或5V。在电源开启后，外部电源电压VCC从0上升到额定值。在此期间，因为开关16是导通的，所以内部电源电压VDD也随之上升。由于磁滞比较器18的磁滞特性，开关16在稍后的时间t1关闭，直到内部电源电压VDD下降到低于门坎值，例如时间t2，磁滞比较器18再度打开开关16，因此外部电源VCC对电容C充电而拉高内部电源电压VDD。到时间t3时，开关16又被磁滞比较器18关闭，因此内部电源电压VDD又开始下降。当外部电源电压VCC下降到低于待机准位30以后，内部电源电压VDD的下降斜率由电容C的电容值决定如下
RSW=VCC的下降斜率(V/s)，    [公式2]
C>I_load/RSW。    [公式3]
举例来说，若负载电流I_load为5mA，RSW=5V/1ms=5K(V/s)，则
C>5mA/5KV/s=1μF。
若负载电流I_load为20mA，RSW=5V/10ms=0.5K(V/s)，则
C>20mA/0.5KV/s=40μF。
如图5中的区段32所示，当电容C的电容值较大时，内部电源电压VDD下降的斜率也变得较缓和。
参照图6，在电源开启后，当外部电源电压VCC上升到PMOS晶体管P1的切入电压Vr时，PMOS晶体管P1打开，因此内部电源电压VDD跳升至低于外部电源电压VCC约0.1伏特的大小，然后随着外部电源电压VCC上升。在外部电源电压VCC到达额定值以后，因为磁滞的缘故，内部电源电压VDD较晚达到VCC的大小。此后，内部电源电压VDD被磁滞比较器18维持在VCC附近，其涟波大小取决于磁滞大小ΔH。在此期间，开关16被控制讯号S1反复切换，其每一次关闭的时间T取决于负载I_load和磁滞大小ΔH。选择适当的磁滞大小ΔH可以降低开关16的切换频率，减少切换功率损失。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变化。因此，所有等同的技术方案也应所述属于本发明的范畴，应由各权利要求限定。

Claims (9)

1.一种音响系统，其特征在于包括：
一音源线；
一驱动晶体管，连接所述音源线；
一断电延迟电路，连接所述驱动晶体管，所述断电延迟电路具有外部电源输入端、内部电源供应端及电容连接所述内部电源供应端，在所述内部电源供应端的电压低于所述外部电源输入端的电压时对所述电容充电，并在断电时由所述电容供应电流给所述驱动晶体管，以下拉所述音源线的电位。
2.如权利要求1所述的音响系统，其特征在于，所述断电延迟电路包括：
一开关连接在所述外部电源输入端及所述内部电源供应端之间；
一磁滞比较器具有第一输入端连接所述外部电源输入端、第二输入端连接所述内部电源供应端，以及输出端产生控制讯号控制所述开关；
其中，所述开关在第一状态下打开而连接所述外部电源输入端到所述内部电源供应端，且在第二状态下关闭。
3.如权利要求1所述的音响系统，其特征在于，所述开关包括MOS晶体管连接在所述外部电源输入端及所述内部电源供应端之间，受所述控制讯号控制。
4.如权利要求1所述的音响系统，其特征在于，所述开关包括：
第一PMOS晶体管连接在所述外部电源输入端及所述内部电源供应端之间，受所述控制讯号控制；
电压切换电路连接所述第一PMOS晶体管的基底，以切换其电压。
5.如权利要求4所述的音响系统，其特征在于，所述电压切换电路包括：
第二PMOS晶体管连接在所述外部电源输入端及所述第一PMOS晶体管的基底之间，在所述第一状态下将所述外部电源输入端的电压施加到所述第一PMOS晶体管的基底；
电阻连接在所述内部电源供应端及所述第一PMOS晶体管的基底之间，在所述第二状态下将所述内部电源供应端的电压施加到所述第一PMOS晶体管的基底。
6.如权利要求5所述的音响系统，其特征在于，所述电阻包括所述第一PMOS晶体管的基底电阻。
7.如权利要求1所述的音响系统，其特征在于，所述磁滞比较器包括起始状态设定电阻连接所述磁滞比较器的输出端，设定所述控制讯号的起始逻辑状态。
8.如权利要求1所述的音响系统，其特征在于，所述磁滞比较器包括：
第一及第二输入晶体管，所述第一输入晶体管具有闸极连接所述外部电源输入端；
磁滞用电阻连接在所述第二输入端及所述第二输入晶体管的闸极之间；
磁滞用电流源串联所述磁滞用电阻；
其中，所述磁滞用电阻产生压降以决定所述磁滞比较器的磁滞大小。
9.如权利要求1所述的音响系统，其特征在于，所述电容之电容值定义所述断电延迟电路的延迟时间。
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