CN103325816A

CN103325816A - 高压半导体元件

Info

Publication number: CN103325816A
Application number: CN2012100730096A
Authority: CN
Inventors: 张堡安; 李庆民; 吴德源; 王智充; 李文芳; 徐尉伦
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2012-03-19
Filing date: 2012-03-19
Publication date: 2013-09-25
Anticipated expiration: 2032-03-19
Also published as: CN103325816B

Abstract

本发明公开一种高压半导体元件，其包含有一基底、一设置于该基底上的绝缘层、以及一设置于该绝缘层上的硅层。该硅层还包含至少一第一条状掺杂区、分别设置于该硅层的两端且与该第一条状掺杂区电连接的二端点掺杂区、以及多个第二条状掺杂区，且该多个第二条状掺杂区与该第一条状掺杂区交错设置。该第一条状掺杂区与该多个端点掺杂区包含一第一导电型态，该多个第二条状掺杂区包含一第二导电型态，且该第一导电型态与该第二导电型态互补。

Description

高压半导体元件

技术领域

本发明涉及一种高压半导体元件，尤其是涉及一种可与金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管元件整合的高压半导体元件。

背景技术

晶体管元件(transistor device)为电路中用于开关的切换或增强电子信号的元件。在早期的固态电子电路发展是以双载流子接面晶体管(bipolarjunction transistor，BJT)元件为主，而随着高速度、低成本、小尺寸数字装置的需求增加，在现代的集成电路中则是以金属氧化物半导体场效晶体管(metal-oxide-semiconductor field transistor，MOSFET)元件为主力。

然而，目前MOSFET元件的击穿电压约小于100伏特(volt，V)，因此无法应用于高压环境或电压高达500V至1200V的超高压环境。因此，目前仍须一种在高压甚或在超高压环境下仍能维持运作的半导体元件。

发明内容

因此，本发明的目的在于提供一种可在高压及超高压环境下运作的半导体元件。

为达上述目的，本发明提供一种高压半导体元件，该高压半导体元件包含有一基底、一设置于该基底上的绝缘层、以及一设置于该绝缘层上的硅层。该硅层更包含至少一第一条状掺杂区、分别设置于该硅层的两端且与该第一条状掺杂区电连接的二端点掺杂区、以及多个第二条状掺杂区，且该多个第二条状掺杂区与该第一条状掺杂区交错设置。该第一条状掺杂区与该多个端点掺杂区包含一第一导电型态，该多个第二条状掺杂区包含一第二导电型态，且该第一导电型与该第二导电型态互补。

根据本发明所提供的高压半导体元件，可轻易与现有的MOS晶体管元件整合，并成为MOS晶体管元件有效的保护元件。更重要的是，由于高压信号流经该第一条状掺杂区时即产生压降，因此当本发明所提供的超高压晶体管元件与常压MOS晶体管元件整合时，常压MOS晶体管元件即可成为一HV-MOS元件。而当本发明所提供的高压半导体元件与HV-MOS晶体管元件整合时，该高压半导体元件可在HV-MOS晶体管元件之前即产生一压降，因此可更提升HV-MOS晶体管元件的高压承受能力，满足超高压需求。

附图说明

图1至图3为本发明所提供的高压半导体元件的一第一较佳实施例的示意图，其中图2为图1中虚线所框示的高压半导体元件的上视图，而图3为图2的高压半导体元件的部分放大示意图；

图4为本发明所提供的高压半导体元件的一第二较佳实施例的示意图。

主要元件符号说明

100 高压半导体元件 102 基底

104 绝缘结构 106 绝缘层

110 硅层 110a 端点

110b 直线部分 112 第一条状掺杂区

114 第二条状掺杂区 116 端点掺杂区

118 第一条状掺杂区 120 连接线

200 MOS晶体管元件 202 栅极

204 第一掺杂区 206 第二掺杂区

S 源极端 D 漏极端

具体实施方式

请参阅图1与图3，图1与图3为本发明所提供的高压半导体元件的一第一较佳实施例的示意图，其中图2为图1中虚线所框示的高压半导体元件的上视图，而图3为图2的高压半导体元件的部分放大示意图。如图1与图2所示，本较佳实施例所提供的高压半导体元件100包含一基底102，基底102上可包含集成电路所需的不同元件，例如一MOS晶体管元件200，而此MOS晶体管元件200可为一常压MOS晶体管元件或一高压MOS晶体管元件。且MOS晶体管元件200可包含一栅极202、一第一掺杂区204、与一第二掺杂区206。第一掺杂区204与第二掺杂区206可作为MOS晶体管元件200的轻掺杂漏极(lightly-doped drain，LDD)或作为MOS晶体管元件200的漂移区域。此MOS晶体管元件200和高压半导体元件100通过导体连接线相连，且此连接处为MOS晶体管元件200的源极端D，另一连接第二掺杂区206连接处为源极端S。另外MOS晶体管元件200可选择性具有例如场氧化层或(field oxide layer，FOX)或浅沟隔离(shallow trench isolation，STI)等的绝缘结构104，设置于栅极202边缘的基底102中。另外，基底102上还包含一尺寸不同于一般绝缘结构104的绝缘层106，用以作为本较佳实施例所提供的高压半导体元件的设置场所，而绝缘层106也可为一场氧化层或一浅沟隔离。

请参阅图1至图3。本较佳实施例所包含的高压半导体元件100还包含一硅层110，设置于绝缘层106上，且绝缘层106如图1至图3所示隔离硅层110与基底102。在本较佳实施例中，硅层110可包含一非晶硅层或一多晶硅层。硅层110可如图2所示，包含两端点110a，以及一连接两端点110a的直线部分110b，而图3即为直线部分110b的透视示意图。硅层110包含二端点掺杂区116，分别设置于硅层110的两端110a，且端点掺杂区116包含一第一导电型态，而在本较佳实施例中，第一导电型态为n型。接下来请参阅图2与图3。硅层110内，尤其是直线部分110b内包含至少一第一条状掺杂区112，第一条状掺杂区112的延伸方向与直线部分110b的延伸方向D相同，且第一条状掺杂区112的两端分别与端点掺杂区116电连接。第一条状掺杂区112也包含该第一导电型态，故第一条状掺杂区112为一n型掺杂区。需注意的是，第一条状掺杂区112具有一第一掺杂浓度，端点掺杂区116具有一第二掺杂浓度，且第二掺杂浓度大于第一掺杂浓度。

请继续参阅图3。硅层110的直线部分110b还包含多个第二条状掺杂区114，其包含一第二导电型态，且该第二导电型态与该第一导电型态互补，故第二条状掺杂区114为一p型掺杂区。如图3所示，第二条状掺杂区114的延伸方向与直线部分110b的延伸方向相同，且与第一条状掺杂区112交错设置，故各第二条状掺杂区114的两端也分别与二端点掺杂区116相接触。值得注意的是，本较佳实施例所提供的第二条状掺杂区114底部皆互相连接，因此由上视图来看，高压半导体元件100包含多个第二条状掺杂区114，但该多个第二条状掺杂区114的底部互相接触且电连接而形成一连续性的结构。更重要的是，由于第二条状掺杂区114底部接互相连接，因此第二条状掺杂区114如图3所示包围第一条状掺杂区112，且接触第一条状掺杂区112的底部与侧壁。

请重新参阅图1至图3。首先需注意的是，本较佳实施例所提供的高压半导体元件100的硅层110的直线部分110b、第一条状掺杂区112、以及第二条状掺杂区114的延伸方向D都与一电流方向平行。因此，当高压半导体元件100如图1所示，通过一连接线120与一MOS晶体管元件200的第一掺杂区204电连接。而MOS晶体管元件200处于关闭状态时，此时若有高压信号由高压半导体元件100的一端点110a通入，则直线部分110b中n型第一条状掺杂区112内的电子将迅速填补p型第二条状掺杂区114内的空穴，同理p型第二条状掺杂区114内的空穴迅速流向n型第一条状掺杂区112内的电子，而在硅层110内，尤其是直线部分110b达到完全空乏(fully-depleted)，形成一电容区域，箝制住流入的高压信号。由于高压信号被阻挡在硅层110此一完全空乏区域内，因此本较佳实施例所提供的高压半导体元件100在MOS晶体管元件200处于关闭状态时，能有效保护MOS晶体管元件200，避免MOS晶体管元件200被无法承受的高压毁损。另外并使MOS晶体管元件200享有较低的漏电流(leakage current)。

另外，当MOS晶体管元件200处于开启状态时，电流可经由第一条状掺杂区112流向MOS晶体管元件200。值得注意的是，此时第一条状掺杂区112可作为一漂移区域，使得流经第一条状掺杂区112的高压信号产生一压降，并成为MOS晶体管元件200可承受的电压信号。另外更重要的是，由于硅层110的直线部分110b因交错设置的第一条状掺杂区112与第二条状掺杂区114而具有p-n-p的结构特征，因此直线部分110b还提供一降低表面电场(Reduced Surface Field，RESURF)效应，而可更提升MOS晶体管元件200的击穿电压(breakdown voltage，BV)，同时降低MOS晶体管元件200的导通电阻(on-resistance，R_ON)。因此，当本较佳实施例MOS晶体管元件200为一常压元件时，与常压MOS晶体管元件200电连接的高压半导体元件100作为MOS晶体管元件200的一漂移区域，而使MOS晶体管元件200成为一高压元件；而当本较佳实施例MOS晶体管元件200为一高压元件时，与HV-MOS晶体管元件200电连接的高压半导体元件100可进入在HV-MOS晶体管元件200本身的漂移区域204之前即提供一压降，因此可更提升HV-MOS晶体管元件200的高压承受能力，满足超高压需求。

根据本较佳实施例所提供的高压半导体元件100，可轻易地与常压MOS晶体管元件200或HV-MOS晶体管元件200整合。在MOS晶体管元件200处于关闭状态时，可提供一完全空乏区域，箝制高压信号保护MOS晶体管元件200。而当MOS晶体管元件200处于开启状态时，可提供一漂移区域，使高压信号流经该第一条状掺杂区112时即产生压降，成为MOS晶体管200可承受的电压信号，并提升HV-MOS晶体管元件200的高压承受能力。

接下来请参阅图4，图4为本发明所提供的高压半导体元件的一第二较佳实施例的示意图。值得注意的是，第二较佳实施例中与第一较佳实施例相同的组成元件以相同的元件符号说明，并可参考图1与图2附图揭露的空间相对关系，故该多个相同的组成元件不再赘述。第二较佳实施例与第一较佳实施例不同之处在于：在硅层110的直线部分110b中，包含多个彼此分隔的第一条状掺杂区118。如前所述，第一条状掺杂区118的延伸方向与直线部分110b以及第二条状掺杂区114的延伸方向相同，且第一条状掺杂区118与第二条状掺杂区114交错设置。换句话说第一条状掺杂区118与第二条状掺杂区114彼此平行。同理，第一条状掺杂区118包含该第一导电型态；第二条状掺杂区114包含该第二导电型态。值得注意的是，本较佳实施例所提供的第二条状掺杂区114底部也互相连接，因此由上视图来看，高压半导体元件100包含多个第二条状掺杂区114，但该多个第二条状掺杂区114互相接触且电连接而形成一连续性的结构。更重要的是，由于第二条状掺杂区114底部接互相连接，因此第二条状掺杂区114如图4所示包围各第一条状掺杂区118，且接触各第一条状掺杂区118的底部与侧壁。

根据本较佳实施例所提供的高压半导体元件100，其硅层110直线部分110b内因交错设置的第一条状掺杂区118与第二条状掺杂区114而具有p-n-p-n...p-n-p的结构特征，因此当高压信号通入时，可迅速达到完全空乏，而形成一电容区域，箝制住流入的高压信号。因此由于高压信号被阻挡在硅层110此一完全空乏区域内，因此本较佳实施例所提供的高压半导体元件100在MOS晶体管元件200处于关闭状态时，能有效保护MOS晶体管元件200。另外，当MOS晶体管元件200处于开启状态时，各第一条状掺杂区118分别作为一漂移区域，另外更由于硅层110的直线部分100b具有p-n-p-n...p-n-p的结构特征，可提供一RESURF效果，而可更同时提升MOS晶体管200的BV与降低MOS晶体管200的R_ON，而更提升HV-MOS晶体管元件200的高压承受能力，满足超高压需求。

根据本发明所提供的高压半导体元件，可轻易地与常压MOS晶体管元件或HV-MOS晶体管元件整合。当MOS晶体管元件或HV-MOS晶体管元件在关闭状态而高压信号流入时，该第一条状掺杂区与该多个第二条状掺杂区可迅速形成空乏区，而箝制高压信号保护MOS晶体管元件或HV-MOS晶体管元件，而当MOS晶体管元件HV-MOS晶体管元件在开启状态而高压信号流入时，该第一条状掺杂区可作为一漂移区域，并提供一RESURF效应，提升MOS晶体管或HV-MOS晶体管元件得高压承受能力。简单地说，本发明所提供的高压半导体元件可轻易地与现有的MOS晶体管元件整合，并成为MOS晶体管元件有效的保护元件。更重要的是，由于高压信号流经该第一条状掺杂区时即产生压降，因此当本发明所提供的超高压晶体管元件与常压MOS晶体管元件整合时，常压MOS晶体管元件即可成为一HV-MOS元件。而当本发明所提供的超高压晶体管元件与HV-MOS晶体管元件整合时，该超高压晶体管元件可在HV-MOS晶体管元件之前即产生一压降，因此可更提升HV-MOS晶体管元件的高压承受能力，满足超高压需求。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种高压半导体元件，包含有：

基底；

绝缘层，设置于该基底上；以及

硅层，设置于该绝缘层上，该硅层还包含：

至少一第一条状掺杂区，且该第一条状掺杂区包含第一导电型态；

二端点掺杂区，分别设置于该硅层的两端，并与该第一条状掺杂区电连接，且该多个端点掺杂区分别包含该第一导电型态；以及

多个第二条状掺杂区，且与该第一条状掺杂区交错设置，该多个第二条状掺杂区包含第二导电型态，且该第二导电型态与该第一导电型态互补。

2.如权利要求1所述的高压半导体元件，其中该绝缘层隔离该硅层与该基底。

3.如权利要求1所述的高压半导体元件，其中该绝缘层包含一场氧化层或一浅沟隔离。

4.如权利要求1所述的高压半导体元件，其中该硅层提供一完全空乏区域。

5.如权利要求1所述的高压半导体元件，其中该硅层与一常压金属氧化物半导体晶体管元件或一高压金属氧化物半导体晶体管元件电连接。

6.如权利要求1所述的高压半导体元件，其中该硅层包含多晶硅层或非晶硅层。

7.如权利要求1所述的高压半导体元件，其中该多个第二条状掺杂区包围该第一条状掺杂区。

8.如权利要求7所述的高压半导体元件，其中该多个第二条状掺杂区接触该第一条状掺杂区的底部与侧壁。

9.如权利要求1所述的高压半导体元件，其中该第一条状掺杂区与该多个第二条状掺杂区沿一方向延伸。

10.如权利要求9所述的高压半导体元件，其中该方向与电流方向平行。

11.如权利要求1所述的高压半导体元件，其中该第一条状掺杂区包含第一掺杂浓度，该多个端点掺杂区包含第二掺杂浓度。

12.如权利要求11所述的高压半导体元件，其中该第二掺杂浓度高于该第一掺杂浓度。

13.如权利要求11所述的高压半导体元件，还包含多个第三条状掺杂区，形成于该硅层中，且该第三条状掺杂区与该第一条状掺杂区及该多个第二条状掺杂区平行。

14.如权利要求13所述的高压半导体元件，其中该第三条状掺杂区包含该第一导电型态。

15.如权利要求14所述的高压半导体元件，其中该第三条状掺杂区包含第三掺杂浓度，且该第三掺杂浓度与该第一掺杂浓度相同。

16.如权利要求13所述的高压半导体元件，其中该多个第二条状掺杂区包围该多个第三条状掺杂区。

17.如权利要求16所述的高压半导体元件，其中该多个第二条状掺杂区接触该多个第三条状掺杂区的底部与侧壁。