CN103312315B - 一种计数器同步电路输出端毛刺的消除方法和电路 - Google Patents

Abstract

本发明属于集成电路技术领域，具体为一种计数器同步电路输出端毛刺的消除方法和电路。该电路包含两级不同结构的毛刺消除电路，两级电路直接串联，首先第一级电路在电路复位结束后立即开始工作，通过对同步电路输出每周期累加值进行检测，判断是否出现大幅毛刺，并对出现大幅毛刺的情况进行毛刺消除，之后始终保持工作状态。第二级电路在锁相环锁定之后开始工作，通过对第一级毛刺消除电路输出每周期累加值与频率控制字整数部分fcw_int的差距进行检测，判断是否出现毛刺，并对任何毛刺进行消除，之后始终保持工作状态。该毛刺消除电路不仅消除了毛刺对环路锁定的影响，同时对于其他需要使用计数器同步电路输出的电路可以提供正确的输入。

Description

一种计数器同步电路输出端毛刺的消除方法和电路

技术领域

本发明属于集成电路技术领域，具体涉及一种应用于全数字锁相环电路中计数器同步电路输出端毛刺的消除方法和电路。

背景技术

当今社会，信息化发展日新月异。随着无线通信技术的发展，以及人们对于无线通信的巨大需求，推动了众多功能丰富的移动通讯产品如：移动电话、平板电脑、IC卡、无限局域网等迅速发展。大部分的无线通讯设备都含有射频收发机，无线的特性更决定了射频收发机的重要地位，而锁相环正是收发机中的重要组成部分。近年来CMOS工艺不断发展，全数字锁相环ADPLL(all-digitalphase-lockedloop)的性能已经可以与传统的模拟锁相环相媲美。同时由于其数字电路的特性，可以很方便的添加其他的数字辅助电路。在一种应用广泛的基于计数器和TDC(timetodigitalconverter)的全数字锁相环架构中，由于计数器和TDC工作在不同的时钟域，如果鉴相器直接使用计数器和TDC输出进行鉴相，可能会因为数据不同步导致的亚稳态得到错误的相位误差，这对于锁相环影响很大，甚至会导致锁相环失锁。因此广泛使用Retiming技术对计数器输出进行同步，将工作在较高工作频率的计数器输出通过同步电路同步到参考时钟域，然后进行鉴相操作即可避免亚稳态现象。但在宽带全数字锁相环应用中，由于计数器工作频率跨度大，同步电路的设计难度很大，随着PVT的变化，同步电路的输出难以保证100%同步正确，一旦同步电路输出出错，产生毛刺，鉴相器输出的相位误差就会随之发生突变，影响环路稳定性。

传统的计数器同步电路输出毛刺消除算法主要针对计数器和TDC的输入高频信号在时序路径上的不匹配引起的偏差在的小幅毛刺进行消除。而对于同步电路输出中的大幅毛刺，目前已有的消除算法是在鉴相器的输出端进行消除。这种消除算法对于毛刺的消除仅仅通过使用前一周期的相位误差来代替本次的相位误差来实现的，消除效果受到限制。同时消除电路开始工作需要锁相环的相位误差小于一定阈值之后才可进行，无法实时消除。

发明内容

本发明的目的是提供一种能够对计数器同步电路输出端毛刺实时消除的方法和电路。

本发明提供的计数器同步电路输出端毛刺消除电路，包含两级不同结构的电路，两级电路直接串联，第一级电路glitch_fix_1针对计数器同步输出端大幅毛刺进行消除，第二级电路glitch_fix_2工作在锁相环锁定状态下，对所有的毛刺进行消除。两级电路都可以通过各自的控制信号旁路消除电路。其中：

（1）第一级电路glitch_fix_1，其结构如图2所示，包含两部分：毛刺检测和毛刺消除。其中，毛刺检测部分由加法器adder1、多路选择器MUX1、比较器CMP1和3个触发器DFF1、DFF3、DFF4组成。毛刺消除部分由3个加法器adder2、adder3、adder4、2个多路选择器MUX2、MUX3、比较器CMP2、或门or和2个触发器DFF2、DFF5组成。计数器同步电路的输出和第一多路选择器MUX1的输出作为第一加法器adder1的输入，第一加法器adder1的输出作为第一比较器CMP1的输入，第一比较器CMP1将其与阈值作比较，比较的输出结果作为第三触发器DFF3和或门or的输入，同时根据比较结果决定是否将当前第一加法器adder1的输出送给第二触发器DFF2。第三触发器DFF3的输出作为第一多路选择器MUX1和第二多路选择器MUX2的选择控制信号。计数器同步电路的输出作为第一触发器DFF1的输入。第二比较器CMP2的输出作为第四触发器DFF4的输入。第一触发器DFF1和触发器第四DFF4的输出作为第一多路选择器MUX1和第二多路选择器MUX2的输入。第二触发器DFF2和第二多路选择器MUX2的输出作为第二加法器adder2、第三加法器adder3、第四加法器adder4的输入，同时第三加法器adder3还有一个固定输入1，第四加法器adder4有一个固定输入-1。第二加法器adder2、第三加法器adder3、第四加法器adder4的输出作为第二比较器CMP2的输入。第二比较器CMP2输出和计数器同步电路输出作为第三多路选择器MUX3的输入。第一比较器CMP1输出的比较结果和外部输入的旁路选择信号reg_1作为或门or的输入，或门or输出作为第三多路选择器MUX3的选择控制信号。第三多路选择器MUX3的输出作为第五触发器DFF5的输入。第五触发器DFF5为第一级毛刺消除电路的输出。

第一级电路glitch_fix_1（毛刺消除电路）的具体过程原理如下：cnt_sync是计数器同步电路的输出，可能会出现毛刺。reg_1信号为旁路控制信号，如果reg_1=1，则强制选择输入cnt_sync作为输出cnt_sync_fix，不进行毛刺消除；reg_1=0，电路正常工作。首先进行毛刺检测。同步电路输出cnt_sync与前一时刻的无毛刺值（第一多路选择器MUX1输出）做差得到本次计数器的累加值。其中第一多路选择器MUX1在mux_sel_delay控制下选择第一触发器DFF1或者第四触发器DFF4输出。第一触发器DFF1储存前一时刻的cnt_sync，第四触发器DFF4储存前一时刻第二比较器CMP2输出的预测值。计数器本周期的累加值在第一比较器CMP1模块与阈值进行比较，如果属于正常范围，毛刺标志位mux_sel置1，同时将当前的锁存在第二触发器DFF2。否则mux_sel置0，表明当前同步电路输出中含有大幅毛刺，第二触发器DFF2不更新。mux_sel_delay是mux_sel经过一个第三触发器DFF3延时的信号。

下面是毛刺消除。首先根据当前的无毛刺输出预测下一周期的同步电路输出。第二加法器adder2累加第二多路选择器MUX2的输出和第二触发器DFF2储存的，第三加法器adder3累加第二多路选择器MUX2的输出和第二触发器DFF2储存的和1，第四加法器adder4累加第二多路选择器MUX2的输出和第二触发器DFF2储存的和-1，产生3个预测值，如式（1）、（2）、（3）所示：

(1)

(2)

(3)

由于大幅毛刺主要针对8bit同步电路输出中最高两位的同步错误，所以检测到毛刺时，将上述三个预测值与出现毛刺的同步电路输出进行比较，选择其中低六位与同步电路输出cnt_sync[5:0]相等的预测值作为第二比较器CMP2输出，即认为此预测值是完全正确的，最终选择该值作为glitch_fix_1输出，否则选择默认值。如果出现毛刺消除，式（1）、（2）、（3）中的、要用相应时刻的第二比较器CMP2输出代替。

（2）第二级电路glitch_fix_2（环路锁定后毛刺消除电路），其结构如图3所示，包含两部分：毛刺检测和毛刺消除。其中，毛刺检测部分由第五加法器adder5、第六加法器adder6、第四多路选择器MUX4、第三比较器CMP3、第二与门and2和3个触发器DFF6、DFF7、DFF8组成。毛刺消除部分由第七加法器adder7、第五多路选择器MUX5、第一与门and1和第八触发器DFF8组成。第一级电路glitch_fix_1的输出和第四多路选择器MUX4的输出作为第五加法器adder5的输入，第五加法器adder5的输出和频率控制字的整数部分fcw_int作为第六加法器adder6的输入，第六加法器adder6的输出作为第三比较器CMP3的输入，第三比较器CMP3将其与阈值作比较，比较的输出结果和第一与门and1的输出作为第二与门and2的输入。环路锁定信号locked和旁路选择信号reg_2作为第一与门and1的输入。第二与门and2的输出作为第七触发器DFF7的输入和第五多路选择器MUX5的选择控制信号。第七触发器DFF7的输出作为第四多路选择器MUX4的选择控制信号。第一级电路glitch_fix_1的输出作为第六触发器DFF6的输入。第六触发器DFF6的输出和频率控制字的整数部分fcw_int作为第七加法器adder7的输入。第七加法器adder7的输出和第一级电路glitch_fix_1的输出作为第五多路选择器MUX5的输入。第五多路选择器MUX5的输出作为第八触发器DFF8的输入。第八触发器DFF8为第二级毛刺消除电路的输出。

第二级毛刺消除电路的具体过程如下：其中cnt_sync_fix是大幅毛刺消除第一级电路glitch_fix_1的输出。reg_2信号为旁路控制信号，如果reg_2=0，则强制选择输入cnt_sync_fix作为输出cnt_sync_fix_lock，不进行毛刺消除,，reg_2=1，电路正常工作。当环路锁定之后，locked上拉为高电平，与reg_2相与产生enable信号，enable=1。然后进行毛刺检测。通过第五加法器adder5将当前时刻第一级电路glitch_fix_1的输出cnt_sync_fix与第四多路选择器MUX4输出做差，得到本周期计数器的累加值。其中第四多路选择器MUX4在update_delay控制下选择第六触发器DFF6输出或者第八触发器DFF8输出。第六触发器DFF6储存前一时刻的cnt_sync_fix，第八触发器DFF8储存下一时刻第一级电路glitch_fix_1输出的预测值。通过第六加法器adder6将与频率控制字的整数部分fcw_int做差，得到频率误差。通过第三比较器CMP3模块将频率误差与阈值进行比较，检测是否超出正常范围。如果没有毛刺，第三比较器CMP3模块输出置0，如果含有毛刺，第三比较器CMP3模块输出置1。第三比较器CMP3输出与enable信号相与产生毛刺标志位update，update_delay是经过第七触发器DFF7采样的update信号，控制第四多路选择器MUX4的选择端。

下面是毛刺消除。通过将第六触发器DFF6储存的前一时刻的cnt_sync_fix累加fcw_int作为下一时刻计数器同步电路输出的预测值。一旦毛刺检测电路检测到毛刺，update信号控制第五多路选择器MUX5选择预测值代替当前含有毛刺的glitch_fix_1的输出。同时在进行下一次毛刺检测时，update_delay控制第四多路选择器MUX4选择第八触发器DFF8输出作为第五加法器adder5输入。

本发明毛刺消除电路不仅消除了毛刺对环路锁定的影响，同时对于其他需要使用计数器同步电路输出的电路可以提供正确的输入。

附图说明

图1计数器同步电路输出端毛刺消除电路的结构框图。

图2计数器同步电路输出端毛刺消除电路中第一级电路glitch_fix_1的电路原理图。

图3计数器同步电路输出端毛刺消除电路中第二级电路glitch_fix_2的电路原理图。

图4仿真得到的计数器同步电路输出端毛刺现象。横坐标为同步电路输出按时间先后的排序，纵坐标为幅度。（a）同步电路输出，（b）同步电路输出的一次差分。

图5第一级大幅毛刺消除电路glitch_fix_1的输出。横坐标为glitch_fix_1的输出值按时间先后的排序，纵坐标为幅度。（a）glitch_fix_1输出，（b）glitch_fix_1输出的一次差分。

图6glitch_fix_2的仿真结果。

具体实施方式

以一个应用于2.4GHz~5.2GHz宽带ADPLL中计数器同步电路输出端毛刺消除电路设计为实例。

设计电路如图2、图3所示。采用TSMC0.13μmCMOS1P8M工艺。

第一级消除电路glitch_fix_1仿真工具使用CadenceSpectreVerilog。输入信号为计数器同步电路输出，计数器工作频率范围是1.2GHz~2.6GHz。图4、图5是计数器工作在1666MHz、同步电路工作频率40MHz的截取出现毛刺的一段仿真结果，仿真工艺角是FFcorner。理想情况下，cnt_sync为台阶型的斜坡，但图4（a）中横坐标“8”处，cnt_sync明显出现了毛刺。图5（a）中横坐标“8”处，可见消除电路消除了这个毛刺。

由于环路锁定后毛刺的出现非常偶然，所以第二级消除电路使用modelsim进行仿真。

仿真结果如图6所示。正常情况下cnt_sync_fix每周期累加45，但cnt_sync由“”变化时累加了48，超出的范围，消除电路输出cnt_sync_fix_lock为118，cnt_sync_fix_lock每周期累加值为45；cnt_sync由“”变化时累加了42，超出的范围，消除电路输出cnt_sync_fix_lock为208，cnt_sync_fix_lock每周期累加值为45。可见消除电路消除了毛刺。

Claims (2)

1.一种计数器同步电路输出端毛刺消除电路，其特征在于由两级电路直接串联，第一级电路glitch_fix_1用于消除计数器同步输出端大幅毛刺，第二级电路glitch_fix_2工作在锁相环锁定状态下，用于对所有的毛刺进行消除；其中：

（1）第一级电路glitch_fix_1，包含两部分：毛刺检测和毛刺消除；其中，毛刺检测部分由第一加法器adder1、第一多路选择器MUX1、第一比较器CMP1和第一触发器DFF1、第三触发器DFF3、第四触发器DFF4组成；毛刺消除部分由第二加法器adder2、第三加法器adder3、第四加法器adder4、第二多路选择器MUX2、第三多路选择器MUX3、第二比较器CMP2、或门or和第二触发器DFF2、第五触发器DFF5组成；计数器同步电路的输出和第一多路选择器MUX1的输出作为第一加法器adder1的输入，第一加法器adder1的输出作为第一比较器CMP1的输入，第一比较器CMP1将其与阈值作比较，比较的输出结果作为第三触发器DFF3和或门or的输入，同时根据比较结果决定是否将当前第一加法器adder1的输出送给第二触发器DFF2；第三触发器DFF3的输出作为第一多路选择器MUX1和第二多路选择器MUX2的选择控制信号；计数器同步电路的输出作为第一触发器DFF1的输入；第二比较器CMP2的输出作为第四触发器DFF4的输入；第一触发器DFF1和第四触发器DFF4的输出作为第一多路选择器MUX1和第二多路选择器MUX2的输入；第二触发器DFF2和第二多路选择器MUX2的输出作为第二加法器adder2、第三加法器adder3、第四加法器adder4的输入，同时第三加法器adder3还有一个固定输入1，第四加法器adder4有一个固定输入-1；第二加法器adder2、第三加法器adder3、第四加法器adder4的输出作为第二比较器CMP2的输入；第二比较器CMP2输出和计数器同步电路输出作为第三多路选择器MUX3的输入；第一比较器CMP1输出的比较结果和外部输入的旁路选择信号reg_1作为或门or的输入，或门or输出作为第三多路选择器MUX3的选择控制信号；第三多路选择器MUX3的输出作为第五触发器DFF5的输入；第五触发器DFF5为第一级毛刺消除电路的输出；

（2）第二级电路glitch_fix_2，包含两部分：毛刺检测和毛刺消除；其中，毛刺检测部分由第五加法器adder5、第六加法器adder6、第四多路选择器MUX4、第三比较器CMP3、第二与门and2和第六触发器DFF6、第七触发器DFF7、第八触发器DFF8组成；毛刺消除部分由第七加法器adder7、第五多路选择器MUX5、第一与门and1和第八触发器DFF8组成；第一级电路glitch_fix_1的输出和第四多路选择器MUX4的输出作为第五加法器adder5的输入，第五加法器adder5的输出和频率控制字的整数部分fcw_int作为第六加法器adder6的输入，第六加法器adder6的输出作为第三比较器CMP3的输入，第三比较器CMP3将其与阈值作比较，比较的输出结果和第一与门and1的输出作为第二与门and2的输入；环路锁定信号locked和旁路选择信号reg_2作为第一与门and1的输入；第二与门and2的输出作为第七触发器DFF7的输入和第五多路选择器MUX5的选择控制信号；第七触发器DFF7的输出作为第四多路选择器MUX4的选择控制信号；第一级电路glitch_fix_1的输出作为第六触发器DFF6的输入；第六触发器DFF6的输出和频率控制字的整数部分fcw_int作为第七加法器adder7的输入；第七加法器adder7的输出和第一级电路glitch_fix_1的输出作为第五多路选择器MUX5的输入；第五多路选择器MUX5的输出作为第八触发器DFF8的输入；第八触发器DFF8为第二级毛刺消除电路的输出。

2.一种基于权利要求1所述电路的计数器同步电路输出端毛刺消除方法，其特征在于：

第一级电路glitch_fix_1消除计数器同步输出端大幅毛刺的具体步骤如下：设cnt_sync是计数器同步电路的输出，可能会出现毛刺；reg_1信号为旁路控制信号，如果reg_1=1，则强制选择输入cnt_sync作为输出cnt_sync_fix，不进行毛刺消除；reg_1=0，电路正常工作；

首先进行毛刺检测，计数器同步电路输出cnt_sync与前一时刻的无毛刺值即第一多路选择器MUX1输出做差，得到本次计数器的累加值，其中第一多路选择器MUX1在mux_sel_delay控制下选择第一触发器DFF1或者第四触发器DFF4输出；第一触发器DFF1储存前一时刻的cnt_sync，第四触发器DFF4储存前一时刻第二比较器CMP2输出的预测值；计数器本周期的累加值在第一比较器CMP1模块与阈值进行比较，如果属于正常范围，毛刺标志位mux_sel置1，同时将当前的锁存在第二触发器DFF2；否则mux_sel置0，表明当前同步电路输出中含有大幅毛刺，第二触发器DFF2不更新；mux_sel_delay是mux_sel经过一个第三触发器DFF3延时的信号；

然后进行毛刺消除，根据当前的无毛刺输出预测下一周期的同步电路输出；第二加法器adder2累加第二多路选择器MUX2的输出和第二触发器DFF2储存的，第三加法器adder3累加第二多路选择器MUX2的输出和第二触发器DFF2储存的和1，第四加法器adder4累加第二多路选择器MUX2的输出和第二触发器DFF2储存的和-1，产生3个预测值，如式（1）、（2）、（3）所示：

(1)

(2)

(3)

由于大幅毛刺主要针对8bit同步电路输出中最高两位的同步错误，所以检测到毛刺时，将上述三个预测值与出现毛刺的同步电路输出进行比较，选择其中低六位与同步电路输出cnt_sync[5:0]相等的预测值作为第二比较器CMP2输出，即认为此预测值是完全正确的，最终选择该值作为glitch_fix_1输出，否则选择默认值；如果出现毛刺消除，式（1）、（2）、（3）中的、要用相应时刻的第二比较器CMP2输出代替；

第二级电路glitch_fix_2消除毛刺的具体步骤如下，设cnt_sync_fix是第一级电路glitch_fix_1的输出，reg_2信号为旁路控制信号，如果reg_2=0，则强制选择输入cnt_sync_fix作为输出cnt_sync_fix_lock，不进行毛刺消除，reg_2=1，电路正常工作；

当环路锁定之后，locked上拉为高电平，与reg_2相与产生enable信号，enable=1；然后进行毛刺检测；通过第五加法器adder5将当前时刻第一级电路glitch_fix_1的输出cnt_sync_fix与第四多路选择器MUX4输出做差，得到本周期计数器的累加值；其中第四多路选择器MUX4在update_delay控制下选择第六触发器DFF6输出或者第八触发器DFF8输出；第六触发器DFF6储存前一时刻的cnt_sync_fix，第八触发器DFF8储存下一时刻第一级电路glitch_fix_1输出的预测值；通过第六加法器adder6将与频率控制字的整数部分fcw_int做差，得到频率误差；通过第三比较器CMP3模块将频率误差与阈值进行比较，检测是否超出正常范围；如果没有毛刺，第三比较器CMP3模块输出置0，如果含有毛刺，第三比较器CMP3模块输出置1；第三比较器CMP3输出与enable信号相与产生毛刺标志位update，update_delay是经过第七触发器DFF7采样的update信号，控制第四多路选择器MUX4的选择端；

最后进行毛刺消除，通过将第六触发器DFF6储存的前一时刻的cnt_sync_fix累加fcw_int作为下一时刻计数器同步电路输出的预测值，一旦毛刺检测电路检测到毛刺，update信号控制第五多路选择器MUX5选择预测值代替当前含有毛刺的glitch_fix_1的输出；同时在进行下一次毛刺检测时，update_delay控制第四多路选择器MUX4选择第八触发器DFF8输出作为第五加法器adder5输入。