CN103297022B

CN103297022B - 一种fpga片上dll电源

Info

Publication number: CN103297022B
Application number: CN201310259363.2A
Authority: CN
Inventors: 何弢
Original assignee: CHENGDU GRAND CORE EPOCH TECHNOLOGY Co Ltd
Current assignee: Beijing Epcmicro Technology Co ltd; Chengdu wisdom Microelectronics Co.,Ltd.
Priority date: 2013-06-26
Filing date: 2013-06-26
Publication date: 2016-01-06
Anticipated expiration: 2033-06-26
Also published as: CN103297022A

Abstract

本发明公开一种FPGA片上DLL电源，包括依次连接的参考电压电路、单位增益缓冲器、低通滤波器和稳压器；参考电压电路用于提供1.2V和1.8V的双基准电压，单级增益缓冲器用于提高基准电压的输出反馈驱动和交流电压增益，低通滤波器用于去除基准电压的高频分量，稳定电源电压，稳压器为DLL的延迟反向器提供2V的电源，并提供反馈补偿。本发明能够降低FPGA芯片内DLL在运行过程中的动态开关功耗，从而提高FPGA芯片工作的稳定性和可靠性。

Description

一种FPGA片上DLL电源

技术领域

本发明涉及微电子领域，尤其涉及一种FPGA片上DLL电源。

背景技术

集成电路的功耗问题是一个热量问题。所以一切和热量有关的问题，都可能导致芯片功耗的变化。但是在自然环境中，热问题又是一个最为普遍的现象。对于半导体集成电路，这些问题也是同样存在的。自然界的能量总是在不停的转化，芯片通电之后，很多电能要转化为热能。对于规模比较小的芯片，这种转化过来的能量不会对芯片造成致命的伤害。但是对于规模庞大的芯片，比如CPU、GPU、FPGA，出现功耗过大的问题是不可避免的，并且巨大的热量会对芯片造成严重的，不可恢复的破坏。而且，半导体工艺技术的不断进步，芯片特征尺寸的不断减小，不断的提高芯片的速度不再是一个好的选择，人们需要一些能效比较高的电路和工艺技术，来保持半导体行业的快速发展。

功耗问题在FPGA中是一个可靠性的设计，电源的消耗量依赖于内部逻辑的转变数量和适当的工作时钟频率。芯片规模增加，电源的消耗量也增加。一个普通的大规模高速的FPGA芯片设计要求有几个安培的电源电流。没有一个精确的热量分析，热量的增加容易超过允许的最大结温，给芯片造成不可恢复的破坏。功耗问题的考虑是为了成功的设计完整性。芯片内部电源耗散是芯片热量的重要来源，主要包括以下几种方式：

DynamicSwitchingPower(动态开关功耗)：是芯片内部节点电压跃迁时对寄生电容充放电所引起的动态开关功耗。

Short-CircuitPower(短路功率)是CMOS晶体管栅极的上拉和下拉网络同时打开时输入信号跃迁产生的瞬态功耗。

发明内容

本发明旨在提供一种FPGA片上DLL电源，由于降低FPGA芯片运行过程中的动态开关功耗和瞬态功耗。

为达到上述目的，本发明是采用以下技术方案实现的：

本发明公开的FPGA片上DLL电源，包括依次连接的参考电压电路、单位增益缓冲器、低通滤波器和稳压器；所述参考电压电路用于提供1.2V和1.8V的双基准电压，所述单级增益缓冲器用于提高基准电压的输出反馈驱动和交流电压增益，所述低通滤波器用于去除基准电压的高频分量，稳定电源电压，所述稳压器为DLL的延迟反向器提供2V的电源，并提供反馈补偿。

进一步的，还包括外部输入信号CTL1、CTL3、GHIGH_B、SRAM2；所述CTL1、CTL3来自FPGA芯片的配置电路的CTL寄存器，GHIGH_B信号是全局置高信号，低电平有效，可以被配置电路CMD寄存器控制，在正常情况下保持高电平，SRAM2来自FPGA芯片的配置点。

进一步的，所述参考电压电路以带隙基准源为核心组成，利用芯片的全局电源中输入的2.5V电压和PNP晶体管的带隙特性产生稳定的1.2V基准电压。

进一步的所述稳压器为带有反馈和补偿功能的直流电源。

优选的，所述参考电压电路包括八个PMOS管P1、P2、P3、P4、P5、P6、P7、P8，五个NMOS管N1、N2、N3、N4、N5,三个PNP管PNP1、PNP2、PNP3，二个电阻R1、R2，电容C1,三个反相器INV1、INV2、INV3；外部输入信号CTL1与PMOS管P1、P3、NMOS管N1的栅极、反相器INV3的输入端连接，PMOS管P1的漏极连接与PMOS管P2、P4、P6、P7、P8、NMOS管N2的栅极、PMOS管P2、P7的漏极、NMOS管N5的源极连接，PMOS管P3的漏极与PMOS管P4的漏极、NMOS管N1的源极、反相器INV1的输入端，NMOS管N1的漏极连接NMOS管N2的源极，反相器INV1的输出端连接反相器INV2的输入端，反相器INV2的输出端连接PMOS管P5的栅极，反相器INV3的输出端连接NMOS管N3的栅极，PMOS管P5的漏极与NMOS管N3、N4的源极、NMOS管N5的栅极、PMOS管P6的漏极连接，NMOS管N4的漏极连接PNP管PNP1的发射极，NMOS管N5的漏极连接电阻R1的一端，电阻R1的另一端连接PNP管PNP2的发射极，PMOS管P8的漏极输出基准电压Vref并连接电阻R2的一端，电阻R2的另一端连接PNP管PNP3的发射极，PMOS管P1、P2、P3、P4、P5、P6、P7、P8的源极均连接电源VDD，NMOS管N2、N3的漏极、PNP管PNP1、PNP2、PNP3的基极和集电极均连接电源地,电容C1连接在基准电压Vref与电源地之间。

优选的，所述电阻R1为1.6KΩ至2.4KΩ，所述电阻R2为1.6KΩ至2.4KΩ，所述电容C1为NMOS管电容，其栅极连接基准电压Vref、源极和漏极接电源地。

优选的，所述单位增益缓冲器包括二个PMOS管P11、P12，三个NMOS管N11、N12、N13，一个反相器INV11；所述PMOS管P11、P12的栅极、P11的漏极、NMOS管N11的源极连接在一起，NMOS管N11、N12的漏极、N13的源极连接在一起，来自参考电压电路的基准电压Vref通过NMOS管N11的栅极输入，PMOS管P12的漏极输出电压Vref_a,PMOS管P12的漏极还连接NMOS管N12的栅极和源极，外部使能信号EN1连接反相器INV11的输入端，反相器INV11的输出端连接NMOS管N13的栅极，NMOS管N13的漏极接电源地，PMOS管P11、P12的源极均连接电源VDD。

优选的，所述低通滤波器包括由九个PMOS管P31、P32、P33、P34、P35、P36、P37、P38、P39串联构成的电阻R31，所述电阻R31的一端连接来自单位增益缓冲器输出的电压Vref_a和NMOS管N31的源极，另一端连接NMOS管N31的漏极和电容C31的一极并输出电源Vref_f，来自配置电路的CTL寄存器的控制信号GHIGH_B连接到反相器INV31的输入端，反相器INV31的输出端连接NMOS管N31的栅极；所述电容C31为NMOS电容，其栅极连接输出电源Vref_f，其源极和漏极接电源地，所述九个PMOS管P31、P32、P33、P34、P35、P36、P37、P38、P39的衬底采用浮空设计。

优选的，所述稳压器包括，输入信号SRAM2输入到反相器INV21，反相器INV21的输出端连接或非门NOR21的一个输入端，或非门NOR21的另一个输入端连接输入信号CTL3,或非门NOR21的输出端与反相器INV22的输入端、PMOS管P25的栅极、NMOS管N29的栅极连接，反相器INV22的输出端与PMOS管P21、NMOS管N22、N28的栅极连接，PMOS管P21的漏极与NMOS管N21的源极和栅极、NMOS管N22、N25N27的源极连接，来自低通滤波器的输出电源Vref_f连接NMOS管N23的栅极，NMOS管N23的源极与PMOS管P22的漏极和栅极、PMOS管P23的栅极连接，NMOS管N23的漏极与NMOS管N24的漏极、N25的源极连接，PMOS管P23的漏极与PMOS管P24的源极、P25的漏极、P26的栅极、NMOS管N26的源极连接，PMOS管P26的漏极连接NMOS管N27的源极，PMOS管P24的漏极与NMOS管N26的漏极、PMOS管P27的栅极连接，PMOS管P27的源极和漏极并联在一起并与PMOS管P28的栅极、NMOS管N28的源极连接，PMOS管P28的漏极输出DLL电压DLLVDD并连接电阻R21的一端，电阻R21的另一端连接NMOS管N24的栅极和电阻R22的一端，电阻R22的另一端连接NMOS管N29的源极，PMOS管P21、P22、P23、P25、P26、P28的源极、NMOS管N26的栅极均连接电源VDD，NMOS管N21、N22、N25、N27、N28、N29的漏极、PMOS管P24的栅极均连接电源地。

本发明公开的FPGA片上DLL电源，能够降低FPGA芯片内DLL在运行过程中的动态开关功耗，从而降低FPGA芯片在工作过程中的功耗，减少热量的产生，提高FPGA芯片工作的稳定性和可靠性。

附图说明

图1为本发明的原理框图；

图2为参考电压电路的电路原理图；

图3为参考单位增益缓冲器的电路原理图；

图4为低通滤波器的电路原理图；

图5为稳压器的电路原理图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图，对本发明进行进一步详细说明。

如图1所示，本发明公开的FPGA片上DLL电源，包括依次连接的参考电压电路、单位增益缓冲器、低通滤波器和稳压器；参考电压电路用于提供1.2V和1.8V的双基准电压，单级增益缓冲器用于提高基准电压的输出反馈驱动和交流电压增益，低通滤波器用于去除基准电压的高频分量，稳定电源电压，稳压器为DLL的延迟反向器提供2V的电源，并提供反馈补偿。

如图2所示，参考电压电路包括八个PMOS管P1、P2、P3、P4、P5、P6、P7、P8，五个NMOS管N1、N2、N3、N4、N5,三个PNP管PNP1、PNP2、PNP3，二个电阻R1、R2，电容C1,三个反相器INV1、INV2、INV3；外部输入信号CTL1与PMOS管P1、P3、NMOS管N1的栅极、反相器INV3的输入端连接，PMOS管P1的漏极连接与PMOS管P2、P4、P6、P7、P8、NMOS管N2的栅极、PMOS管P2、P7的漏极、NMOS管N5的源极连接，PMOS管P3的漏极与PMOS管P4的漏极、NMOS管N1的源极、反相器INV1的输入端，NMOS管N1的漏极连接NMOS管N2的源极，反相器INV1的输出端连接反相器INV2的输入端，反相器INV2的输出端连接PMOS管P5的栅极，反相器INV3的输出端连接NMOS管N3的栅极，PMOS管P5的漏极与NMOS管N3、N4的源极、NMOS管N5的栅极、PMOS管P6的漏极连接，NMOS管N4的漏极连接PNP管PNP1的发射极，NMOS管N5的漏极连接电阻R1的一端，电阻R1的另一端连接PNP管PNP2的发射极，PMOS管P8的漏极输出基准电压Vref并连接电阻R2的一端，电阻R2的另一端连接PNP管PNP3的发射极，PMOS管P1、P2、P3、P4、P5、P6、P7、P8的源极均连接电源VDD，NMOS管N2、N3的漏极、PNP管PNP1、PNP2、PNP3的基极和集电极均连接电源地,电容C1连接在基准电压Vref与电源地之间。电阻R1为1.6KΩ至2.4KΩ，电阻R2为1.6KΩ至2.4KΩ，电容C1为NMOS管电容，其栅极连接基准电压Vref、源极和漏极接电源地。

从图2可以清楚的看出，输出的基准电压由下面的公式给出。

V_{REF} = V_{BE 3} + \frac{R_{2}}{R_{1}} V_{T} \ln n

其中：V_BE3表示PNP管PNP3的开启电压，这里V_Tlnn是两个工作在不同电流密度下的双极晶体管的基极－发射极的电压差值，PNP管PNP1、PNP2在不同的温度下，能带差值不同，由电路结构可以发现，随着温度的变化PNP管PNP1、PNP2的开启电压也发生变化，相应的电阻R₁上的电流通过镜像关系可以得到电阻R₂上的电流也发生相同的变化。V_BE3随温度升高的变化趋势与PNP管PNP1、PNP2的集电极电流的比值的变化趋势相反，所以通过调整电阻R1和R2的比值可以得到一个电压恒定的等式。也就是得到一个不随温度变化的电压V_REF。只要保证公式中两项和是零温度系数，V_BE3的值以及因此对PNP管PNP3的尺寸的选择。因为这个和工艺的影响很大，所以要根据工艺的实际情况加以调整。实际上，PMOS器件的失配会给输出电压V_OUT带来误差。

如图3所示，单位增益缓冲器包括二个PMOS管P11、P12，三个NMOS管N11、N12、N13，一个反相器INV11；所述PMOS管P11、P12的栅极、P11的漏极、NMOS管N11的源极连接在一起，NMOS管N11、N12的漏极、N13的源极连接在一起，来自参考电压电路的基准电压Vref通过NMOS管N11的栅极输入，PMOS管P12的漏极输出电压Vref_a,PMOS管P12的漏极还连接NMOS管N12的栅极和源极，外部使能信号EN1连接反相器INV11的输入端，反相器INV11的输出端连接NMOS管N13的栅极，NMOS管N13的漏极接电源地，PMOS管P11、P12的源极均连接电源VDD。

单位增益缓冲器有使能端口，单位增益缓冲器的本质是一个使用了输出电压反馈的运算放大器，提高了基准电压的输出阻抗，有利于输出信号的版图上的长距离传播。

如图4所示，低通滤波器包括由九个PMOS管P31、P32、P33、P34、P35、P36、P37、P38、P39串联构成的电阻R31，电阻R31的一端连接来自单位增益缓冲器输出的电压Vref_a和NMOS管N31的源极，另一端连接NMOS管N31的漏极和电容C31的一极并输出电源Vref_f，来自配置电路的CTL寄存器的控制信号GHIGH_B连接到反相器INV31的输入端，反相器INV31的输出端连接NMOS管N31的栅极；电容C31为NMOS电容，其栅极连接输出电源Vref_f，其源极和漏极接电源地，九个PMOS管P31、P32、P33、P34、P35、P36、P37、P38、P39的衬底采用浮空设计。

低通滤波器应用NMOS晶体管作电容，PMOS晶体管串连作电阻，构成一个RC低通滤波器。特别的，对于PMOS晶体管的衬底采用了浮空的设计，这样就完全消除了MOS场效应管作电阻时的衬底电容效应，形成了一个纯粹的电阻，使低通滤波器的性能更加出色，使用了9PMOS晶体管个串连来设计，这样在版图设计中提高了灵活性，NMOS晶体管的源端和漏端都接地，形成了一个CMOS电容。另外，这里还有一个使能信号来控制滤波的状态。

如图5所示，稳压器包括：输入信号SRAM2输入到反相器INV21，反相器INV21的输出端连接或非门NOR21的一个输入端，或非门NOR21的另一个输入端连接输入信号CTL3,或非门NOR21的输出端与反相器INV22的输入端、PMOS管P25的栅极、NMOS管N29的栅极连接，反相器INV22的输出端与PMOS管P21、NMOS管N22、N28的栅极连接，PMOS管P21的漏极与NMOS管N21的源极和栅极、NMOS管N22、N25N27的源极连接，来自低通滤波器的输出电源Vref_f连接NMOS管N23的栅极，NMOS管N23的源极与PMOS管P22的漏极和栅极、PMOS管P23的栅极连接，NMOS管N23的漏极与NMOS管N24的漏极、N25的源极连接，PMOS管P23的漏极与PMOS管P24的源极、P25的漏极、P26的栅极、NMOS管N26的源极连接，PMOS管P26的漏极连接NMOS管N27的源极，PMOS管P24的漏极与NMOS管N26的漏极、PMOS管P27的栅极连接，PMOS管P27的源极和漏极并联在一起并与PMOS管P28的栅极、NMOS管N28的源极连接，PMOS管P28的漏极输出DLL电压DLLVDD并连接电阻R21的一端，电阻R21的另一端连接NMOS管N24的栅极和电阻R22的一端，电阻R22的另一端连接NMOS管N29的源极，PMOS管P21、P22、P23、P25、P26、P28的源极、NMOS管N26的栅极均连接电源VDD，NMOS管N21、N22、N25、N27、N28、N29的漏极、PMOS管P24的栅极均连接电源地。

稳压器包括两个主要的部分：比较和补偿，比较部分利用差分电流镜对基准电压和反馈的电压进行比较，如果有一定的偏差，再利用电容充电进行补偿，是一个动态的正反馈过程，根据电阻的比例情况，使得输出的电压DLLVDD恒定在2V。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

1.一种FPGA片上DLL电源，其特征在于：包括用于提供1.2V和1.8V的双基准电压的参考电压电路、用于提高基准电压的输出反馈驱动和交流电压增益的单位增益缓冲器、用于去除基准电压的高频分量，稳定电源电压的低通滤波器和为DLL的延迟反向器提供2V的电源，并提供反馈补偿的稳压器；所述参考电压电路、单位增益缓冲器、低通滤波器、稳压器依次连接；

所述FPGA片上DLL电源还包括外部输入信号CTL1、CTL3、GHIGH_B、SRAM2；所述CTL1、CTL3来自FPGA芯片的配置电路的CTL寄存器，GHIGH_B信号是全局置高信号，低电平有效，可以被配置电路CMD寄存器控制，在正常情况下保持高电平，SRAM2来自FPGA芯片的配置点；

所述参考电压电路以带隙基准源为核心组成，利用芯片的全局电源中输入的2.5V电压和PNP晶体管的带隙特性产生稳定的1.2V基准电压；

所述参考电压电路包括八个PMOS管P1、P2、P3、P4、P5、P6、P7、P8，五个NMOS管N1、N2、N3、N4、N5,三个PNP管PNP1、PNP2、PNP3，二个电阻R1、R2，电容C1,三个反相器INV1、INV2、INV3；外部输入信号CTL1与PMOS管P1、P3、NMOS管N1的栅极、反相器INV3的输入端连接，PMOS管P1的漏极连接与PMOS管P2、P4、P6、P7、P8、NMOS管N2的栅极、PMOS管P2、P7的漏极、NMOS管N5的源极连接，PMOS管P3的漏极与PMOS管P4的漏极、NMOS管N1的源极、反相器INV1的输入端，NMOS管N1的漏极连接NMOS管N2的源极，反相器INV1的输出端连接反相器INV2的输入端，反相器INV2的输出端连接PMOS管P5的栅极，反相器INV3的输出端连接NMOS管N3的栅极，PMOS管P5的漏极与NMOS管N3、N4的源极、NMOS管N5的栅极、PMOS管P6的漏极连接，NMOS管N4的漏极连接PNP管PNP1的发射极，NMOS管N5的漏极连接电阻R1的一端，电阻R1的另一端连接PNP管PNP2的发射极，PMOS管P8的漏极输出基准电压Vref并连接电阻R2的一端，电阻R2的另一端连接PNP管PNP3的发射极，PMOS管P1、P2、P3、P4、P5、P6、P7、P8的源极均连接电源VDD，NMOS管N2、N3的漏极、PNP管PNP1、PNP2、PNP3的基极和集电极均连接电源地,电容C1连接在基准电压Vref与电源地之间。

2.根据权利要求1所述的片上DLL电源，其特征在于：所述稳压器为带有反馈和补偿功能的直流电源。

3.根据权利要求1所述的片上DLL电源，其特征在于：所述电阻R1为1.6KΩ至2.4KΩ，所述电阻R2为1.6KΩ至2.4KΩ，所述电容C1为NMOS管电容，其栅极连接基准电压Vref、源极和漏极接电源地。

4.根据权利要求1所述的片上DLL电源，其特征在于：所述单位增益缓冲器包括二个PMOS管P11、P12，三个NMOS管N11、N12、N13，一个反相器INV11；所述PMOS管P11、P12的栅极、P11的漏极、NMOS管N11的源极连接在一起，NMOS管N11、N12的漏极、N13的源极连接在一起，来自参考电压电路的基准电压Vref通过NMOS管N11的栅极输入，PMOS管P12的漏极输出电压Vref_a,PMOS管P12的漏极还连接NMOS管N12的栅极和源极，外部使能信号EN1连接反相器INV11的输入端，反相器INV11的输出端连接NMOS管N13的栅极，NMOS管N13的漏极接电源地，PMOS管P11、P12的源极均连接电源VDD。

5.根据权利要求1所述的片上DLL电源，其特征在于：所述低通滤波器包括由九个PMOS管P31、P32、P33、P34、P35、P36、P37、P38、P39串联构成的电阻R31，所述电阻R31的一端连接来自单位增益缓冲器输出的电压Vref_a和NMOS管N31的源极，另一端连接NMOS管N31的漏极和电容C31的一极并输出电源Vref_f，来自配置电路的CTL寄存器的控制信号GHIGH_B连接到反相器INV31的输入端，反相器INV31的输出端连接NMOS管N31的栅极；所述电容C31为NMOS电容，其栅极连接输出电源Vref_f，其源极和漏极接电源地，所述九个PMOS管P31、P32、P33、P34、P35、P36、P37、P38、P39的衬底采用浮空设计。

6.根据权利要求1所述的片上DLL电源，其特征在于：所述稳压器包括，输入信号SRAM2输入到反相器INV21，反相器INV21的输出端连接或非门NOR21的一个输入端，或非门NOR21的另一个输入端连接输入信号CTL3,或非门NOR21的输出端与反相器INV22的输入端、PMOS管P25的栅极、NMOS管N29的栅极连接，反相器INV22的输出端与PMOS管P21、NMOS管N22、N28的栅极连接，PMOS管P21的漏极与NMOS管N21的源极和栅极、NMOS管N22、N25N27的源极连接，来自低通滤波器的输出电源Vref_f连接NMOS管N23的栅极，NMOS管N23的源极与PMOS管P22的漏极和栅极、PMOS管P23的栅极连接，NMOS管N23的漏极与NMOS管N24的漏极、N25的源极连接，PMOS管P23的漏极与PMOS管P24的源极、P25的漏极、P26的栅极、NMOS管N26的源极连接，PMOS管P26的漏极连接NMOS管N27的源极，PMOS管P24的漏极与NMOS管N26的漏极、PMOS管P27的栅极连接，PMOS管P27的源极和漏极并联在一起并与PMOS管P28的栅极、NMOS管N28的源极连接，PMOS管P28的漏极输出DLL电压DLLVDD并连接电阻R21的一端，电阻R21的另一端连接NMOS管N24的栅极和电阻R22的一端，电阻R22的另一端连接NMOS管N29的源极，PMOS管P21、P22、P23、P25、P26、P28的源极、NMOS管N26的栅极均连接电源VDD，NMOS管N21、N22、N25、N27、N28、N29的漏极、PMOS管P24的栅极均连接电源地。