CN101247135B - 低功耗fpga、及降低fpga的功耗的方法 - Google Patents

低功耗fpga、及降低fpga的功耗的方法 Download PDF

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Abstract

本发明公开了一种低功耗现场可编程门阵列(FPGA)，应用于时分双工通信系统中，该FPGA不仅包括：基于工作时钟而运行的上行链路处理部分和下行链路处理部分，还包括：控制模块，用于根据所述时分双工通信系统中的上下行时隙的收发转换信号，在上行时隙屏蔽下行链路处理部分的工作时钟、在下行时隙屏蔽上行链路处理部分的工作时钟。本发明还公开了一种降低FPGA功耗的方法。由于数字电路在没有时钟驱动时只存在静态功耗，不存在动态功耗，因此，应用本发明能够有效降低FPGA的功耗。

Description

低功耗FPGA、及降低FPGA的功耗的方法 
技术领域
本发明涉及现场可编程门阵列(FPGA)技术，特别涉及低功耗FPGA、及降低FPGA的功耗的方法。 
背景技术
FPGA是一种现场可编程的特定用途集成电路(ASIC)器件，它具有集成度高、通用性好、设计灵活、编程方便等多方面的优点，在硬件设计中得到了广泛的应用。但是，FPGA存在功耗大、耐高温能力差的特点；并且，FPGA的功耗越大，其发热量就越大，这不但导致耗电量的增加、运营成本的提高，同时还使系统的热设计压力增大、系统成本增加，因此，如何简单、有效地降低FPGA的功耗，是解决所述耗电量、运营成本、热设计压力和系统成本等一系列问题的关键。 
现有技术主要通过采用先进工艺的低功耗FPGA芯片、优化FPGA的逻辑设计等方式来降低FPGA的功耗，但是，这些方式均需要投入大量资金和技术人员进行研发，并将导致FPGA复杂度的增加，并且，更换FPGA芯片也使得系统成本增加，因此，其所能取得的降低FPGA功耗的效果与投入不成正比，无法很好地解决降低FPGA的功耗的问题。 
发明内容
有鉴于此，本发明的主要目的在于提供一种低功耗FPGA，以简单、有效地降低FPGA的功耗。 
本发明的另一主要目的在于提供一种降低FPGA的功耗的方法，以简单、有效地降低FPGA的功耗。 
为达到上述目的，本发明的技术方案具体是这样实现的： 
一种低功耗现场可编程门阵列FPGA，应用于时分双工通信系统中； 
所述FPGA包括：基于工作时钟而运行的上行链路处理部分和下行链路处理部分； 
所述FPGA还包括： 
控制模块，用于根据所述时分双工通信系统中的上下行时隙的收发转换信号，在上行时隙时，禁止所述下行链路处理部分的工作时钟的产生、输出或接收；在下行时隙，禁止所述上行链路处理部分的工作时钟的产生、输出或接收。 
所述控制模块，可以用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，产生屏蔽所述下行链路处理部分的工作时钟的第一屏蔽信号，以禁止所述下行链路处理部分的工作时钟的产生，或禁止将所述下行链路处理部分的工作时钟向所述下行链路处理部分输出，或禁止所述下行链路处理部分接收所述下行链路处理部分的工作时钟； 
在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，产生屏蔽所述上行链路处理部分的工作时钟的第二屏蔽信号，以禁止所述上行链路处理部分的工作时钟的产生，或禁止将所述上行链路处理部分的工作时钟向所述上行链路处理部分输出，或禁止所述上行链路处理部分接收所述上行链路处理部分的工作时钟。 
所述FPGA中还可以包括第一数字时钟模块和第二数字时钟模块； 
所述第一数字时钟模块，用于产生下行链路处理部分的工作时钟； 
所述第二数字时钟模块，用于产生上行链路处理部分的工作时钟； 
所述控制模块，可以用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述第一数字时钟模块输出第一屏蔽信号、以禁止所述下行链路处理部分的工作时钟的产生；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述第二数字时钟模块输出第二屏蔽信号、以禁止所述上行链路处理部分的工作时钟的产生。 
所述控制模块，还可以进一步用于在所述上下行时隙的收发转换信号表 示从下行时隙转换到上行时隙时，向所述第二数字时钟模块输出第一使能信号、以驱动所述上行链路处理部分的工作时钟的产生；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述第一数字时钟模块输出第二使能信号、以驱动所述下行链路处理部分的工作时钟的产生。 
所述FPGA中还可以包括第一数字时钟模块、第二数字时钟模块、第一可控时钟缓冲模块和第二可控时钟缓冲模块； 
所述第一数字时钟模块，用于产生下行链路处理部分的工作时钟； 
所述第二数字时钟模块，用于产生上行链路处理部分的工作时钟； 
所述第一可控时钟缓冲模块，用于将所述第一数字时钟模块产生的下行链路处理部分的工作时钟输出至所述下行链路处理部分； 
所述第二可控时钟缓冲模块，用于将所述第二数字时钟模块产生的上行链路处理部分的工作时钟输出至所述上行链路处理部分； 
所述控制模块，可以用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述第一可控时钟缓冲模块输出第一屏蔽信号、以禁止所述第一可控时钟缓冲模块将所述下行链路处理部分的工作时钟向所述下行链路处理部分输出；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述第二可控时钟缓冲模块输出第二屏蔽信号、以禁止所述第二可控时钟缓冲模块将所述上行链路处理部分的工作时钟向所述上行链路处理部分输出。 
所述控制模块，还可以进一步用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述第二可控时钟缓冲模块输出第三使能信号、以驱动所述第二可控时钟缓冲模块将所述上行链路处理部分的工作时钟向所述上行链路处理部分输出；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述第一可控时钟缓冲模块输出第四使能信号、以驱动所述第一可控时钟缓冲模块将所述下行链路处理部分的工作时钟向所述下行链路处理部分输出。 
所述控制模块，可以用于在所述上下行时隙的收发转换信号表示从下行 时隙转换到上行时隙时，向所述下行链路处理部分输出第一屏蔽信号、以禁止所述下行链路处理部分接收所述下行链路处理部分的工作时钟；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述上行链路处理部分输出第二屏蔽信号、以禁止所述上行链路处理部分接收所述上行链路处理部分的工作时钟。 
所述控制模块，还可以进一步用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述上行链路处理部分发送第五使能信号、以允许所述上行链路处理部分接收所述上行链路处理部分的工作时钟；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述下行链路处理部分发送第六使能信号、以允许所述下行链路处理部分接收所述下行链路处理部分的工作时钟。 
一种降低现场可编程门阵列FPGA的功耗的方法，应用于采用了FPGA的时分双工通信系统中，所述FPGA中的上行链路处理部分和下行链路处理部分基于工作时钟而运行；该方法包括： 
根据所述时分双工通信系统中的上下行时隙的收发转换信号，在上行时隙时，禁止所述下行链路处理部分的工作时钟的产生、输出或接收；在下行时隙时，静止所述上行链路处理部分的工作时钟的产生、输出或接收。 
由上述技术方案可见，本发明提出的低功耗FPGA、以及降低FPGA的功耗的方法，利用了时分双工通信系统中，上下行链路不同时工作的特点，根据所述时分双工通信系统中的上下行时隙的收发信号，在上行时隙，屏蔽FPGA的下行链路处理部分的工作时钟，同时保持FPGA的上行链路处理部分的电路正常工作；在下行时隙，屏蔽FPGA的上行链路处理部分的工作时钟，同时保持FPGA的下行链路处理部分的电路正常工作。如此，由于数字电路在没有时钟驱动时只存在静态功耗，不存在动态功耗，从而实现了有效降低FPGA的功耗的目的。 
附图说明
图1为本发明低功耗FPGA的组成结构示意图； 
图2为本发明第一较佳低功耗FPGA的组成结构示意图； 
图3为本发明第二较佳低功耗FPGA的组成结构示意图； 
图4为现有时分双工通信系统中数字中频部分的组成结构示意图； 
图5为采用本发明技术方案的数字中频部分的组成结构示意图。 
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。 
众所周知，时分双工通信系统具有上下行链路不同时工作的特点，因此，在采用FPGA实现的时分双工通信系统中，所述FPGA包括两部分：上行链路处理部分和下行链路处理部分。所述上行链路处理部分和下行链路处理部分基于其各自的工作时钟而运行，并且，由于时分双工通信系统中上下行链路不同时工作的特点，使得所述上行链路处理部分与下行链路处理部分无需同时工作，因而，所述上行链路处理部分与下行链路处理部分无需一直处于工作状态。 
在现有时分双工通信系统中，通常需要根据时隙分配的结果，在上下行时隙之间的转换间隔期间，产生用于表示当前从上行时隙转换到下行时隙、或表示当前从下行时隙转换到上行时隙的转换控制信号，以通知系统中各功能模块执行相应的上下行处理，本发明中，将所述转换控制信号称为上下行时隙的收发转换信号。所述上下行时隙的收发转换信号通常以一个高电平或一个低电平表示，例如，可以预先定义：当上下行时隙的收发转换信号为高电平时，表示从上行时隙转换到下行时隙，而当上下行时隙的收发转换信号为低电平时，表示从下行时隙转换到上行时隙，因此，根据上下行时隙的收发转换信号的电平高低，可以判断当前时隙是切换到上行时隙还是下行时隙。 
本发明正是利用时分双工通信系统中上下行链路不同时工作的特点、以及上下行链路处理部分均基于其各自的工作时钟而运行的特点，根据所述上 下行时隙的收发转换信号来控制上下行链路处理部分的工作时钟，即：在上行时隙，令FPGA的上行链路处理部分的电路正常工作，同时屏蔽下行链路处理部分的工作时钟；在下行时隙，令FPGA的下行链路处理部分的电路正常工作，同时屏蔽上行链路处理部分的工作时钟。如此，由于数字电路在没有时钟驱动时只存在静态功耗，不存在动态功耗，从而实现了有效降低FPGA的功耗的目的。 
图1为本发明低功耗FPGA的组成结构示意图。参见图1，该低功耗FPGA应用于时分双工通信系统中，该FPGA不仅包括：基于工作时钟而运行的上行链路处理部分110和下行链路处理部分120，还包括： 
控制模块130，用于根据所述时分双工通信系统中的上下行时隙的收发转换信号，在上行时隙屏蔽所述下行链路处理部分120的工作时钟、在下行时隙屏蔽所述上行链路处理部分110的工作时钟。 
本发明所述禁止工作时钟可以包括：禁止工作时钟的产生、输出、或接收，也就是说，图1所示低功耗FPGA中的控制模块130，可以用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，产生屏蔽所述下行链路处理部分的工作时钟的第一屏蔽信号，以禁止所述下行链路处理部分的工作时钟的产生，或禁止将所述下行链路处理部分的工作时钟向所述下行链路处理部分120输出，或禁止所述下行链路处理部分120接收所述下行链路处理部分的工作时钟； 
在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，产生屏蔽所述上行链路处理部分的工作时钟的第二屏蔽信号，以禁止所述上行链路处理部分的工作时钟的产生，或禁止将所述上行链路处理部分的工作时钟向所述上行链路处理部分110输出，或禁止所述上行链路处理部分110接收所述上行链路处理部分的工作时钟。 
更具体地说，上述禁止上行链路处理部分或下行链路处理部分的工作时钟，可以有以下几种实现结构： 
1)禁止工作时钟产生的实现结构 
图2为本发明第一较佳低功耗FPGA的组成结构示意图。参见图2，该低功耗FPGA不仅包括图1所示结构中的上行链路处理部分110、下行链路处理部分120和控制模块130，还包括：第一数字时钟模块210和第二数字时钟模块220，其中： 
所述第一数字时钟模块210，用于产生下行链路处理部分的工作时钟； 
所述第二数字时钟模块220，用于产生上行链路处理部分的工作时钟； 
所述控制模块130，用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述第一数字时钟模块210输出第一屏蔽信号、以禁止所述下行链路处理部分的工作时钟的产生；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述第二数字时钟模块220输出第二屏蔽信号、以禁止所述上行链路处理部分的工作时钟的产生。 
进一步地，图2所示控制模块130，还可以用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述第二数字时钟模块220输出第一使能信号、以驱动所述上行链路处理部分的工作时钟的产生；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述第一数字时钟模块210输出第二使能信号、以驱动所述下行链路处理部分的工作时钟的产生。 
2)禁止工作时钟传输的实现结构 
图3为本发明第二较佳低功耗FPGA的组成结构示意图。参见图3，该低功耗FPGA不仅包括图1所示结构中的上行链路处理部分110、下行链路处理部分120和控制模块，还包括：第一数字时钟模块210、第二数字时钟模块220、第一可控时钟缓冲模块310和第二可控时钟缓冲模块320，其中： 
所述第一数字时钟模块210，用于产生下行链路处理部分的工作时钟； 
所述第二数字时钟模块220，用于产生上行链路处理部分的工作时钟； 
所述第一可控时钟缓冲模块310，用于将所述第一数字时钟模块210产生的下行链路处理部分的工作时钟输出至所述下行链路处理部分120； 
所述第二可控时钟缓冲模块320，用于将所述第二数字时钟模块220产 生的上行链路处理部分的工作时钟输出至所述上行链路处理部分110； 
所述控制模块130，用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述第一可控时钟缓冲模块310输出第一屏蔽信号、以禁止所述第一可控时钟缓冲模块将所述下行链路处理部分的工作时钟向所述下行链路处理部分输出；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述第二可控时钟缓冲模块320输出第二屏蔽信号、以禁止所述第二可控时钟缓冲模块将所述上行链路处理部分的工作时钟向所述上行链路处理部分输出。 
进一步地，图3所示控制模块130，还可以用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述第二可控时钟缓冲模块320输出第三使能信号、以驱动所述第二可控时钟缓冲模块320将所述上行链路处理部分的工作时钟向所述上行链路处理部分输出；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述第一可控时钟缓冲模块310输出第四使能信号、以驱动所述第一可控时钟缓冲模块310将所述下行链路处理部分的工作时钟向所述下行链路处理部分输出。 
3)禁止工作时钟接收的实现结构 
参见图1所示低功耗FPGA的组成结构示意图，这种实现结构下： 
所述下行链路处理部分120，用于接收下行链路处理部分的工作时钟； 
所述上行链路处理部分110，用于接收上行链路处理部分的工作时钟； 
所述控制模块130，用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述下行链路处理部分120输出第一屏蔽信号、以禁止所述下行链路处理部分120接收所述下行链路处理部分的工作时钟；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述上行链路处理部分110输出第二屏蔽信号、以禁止所述上行链路处理部分110接收所述上行链路处理部分的工作时钟。 
进一步地，图1所示控制模块130，还可以用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述上行链路处理部分 110发送第五使能信号、以允许所述上行链路处理部分110接收所述上行链路处理部分的工作时钟；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述下行链路处理部分120发送第六使能信号、以允许所述下行链路处理部分120接收所述下行链路处理部分的工作时钟。 
本发明所述屏蔽信号(包括：第一屏蔽信号和第二屏蔽信号)，表示使相关元件不被驱动的信号； 
本发明所述使能信号(包括：第一使能信号、第二使能信号......第六使能信号)，表示使相关元件被驱动的信号； 
本发明所述屏蔽信号与使能信号是一对具有相反电平的信号，例如：当以高电平表示屏蔽信号时，则低电平表示使能信号。 
在上述实现方案中，利用现有时分双工通信系统中的上下行时隙的收发转换信号判断当前应该屏蔽哪部分链路的工作时钟，由于对现有系统的改动较小，从而以较低的成本实现了本发明技术方案。当然，在实际应用中，也可以单独设置一个专用于判断当前系统工作在上行时隙还是下行时隙的模块，并根据所述模块的判断结果决定应该屏蔽哪部分链路的工作时钟，也可以使用现有系统中的其他合适的信号作为判断的依据。 
对应于上述低功耗FPGA，本发明还提供了一种降低FPGA的功耗的方法，该方法应用于采用了FPGA的时分双工通信系统中，所述FPGA中的上行链路处理部分和下行链路处理部分基于工作时钟而运行，该方法包括： 
根据所述时分双工通信系统中的上下行时隙的收发转换信号，在上行时隙屏蔽所述下行链路处理部分的工作时钟、在下行时隙屏蔽所述上行链路处理部分的工作时钟。 
以上对本发明低功耗FPGA、及降低FPGA的功耗的方法的具体实施方式进行了详细说明，下面以数字中频中，数字上变频器(DUC)和数字下变频器(DDC)的实现处理过程为例，对比现有技术的实现方案，说明本发明技术方案的优点。 
在下面的示例中，假设在时分双工同步码分多址接入(TD-SCDMA)系 统中采用FPGA实现DUC和DDC。 
图4为现有时分双工通信系统中数字中频部分的组成结构示意图。参见图4，其中： 
DUC相当于本发明低功耗FPGA中的下行链路处理部分； 
DDC相当于本发明低功耗FPGA中的上行链路处理部分； 
数字时钟模块1(图示DCM1)，用于产生DUC的工作时钟，相当于本发明低功耗FPGA中的第一数字时钟模块； 
数字时钟模块2(图示DCM2)，用于产生DDC的工作时钟，相当于本发明低功耗FPGA中的第二数字时钟模块； 
DCM1和DCM2在系统时钟的驱动下工作； 
全局时钟缓冲器1(BUFG，global buffer，图示BUFG1)，用于将DCM1产生的工作时钟输出至DUC，相当于本发明低功耗FPGA中的第一可控时钟缓冲模块； 
全局时钟缓冲器2(图示BUFG2)，用于将DCM2产生的工作时钟输出至DDC，相当于本发明低功耗FPGA中的第二可控时钟缓冲模块。 
图4所示数字中频部分的工作原理是： 
DCM1输出的时钟CLKFX1驱动BUFG1进入全局时钟网络，产生DUC的工作时钟CLK_DUC，发送给DUC； 
DCM2输出的时钟CLKFX2驱动BUFG2进入全局时钟网络，产生DDC的工作时钟CLK_DDC，发送给DDC； 
所述DUC和DDC始终处于正常工作模式。 
图5为采用本发明技术方案的数字中频部分的组成结构示意图。参见图5，本结构属于禁止工作时钟传输的实现结构。本结构中，将图4所示结构中的BUFG替换为带有使能端的全局时钟缓冲器(BUFGCE，global bufferwith ce，图示BUFGCE1和BUFGCE2)。 
图5所示结构中，假设BUFGCE1和BUFGCE2的使能端为高电平有效，且上下行时隙的收发转换信号以高电平表示从上行时隙转换到下行时隙、以 低电平表示从下行时隙转换到上行时隙，因此，将系统产生的上下行时隙的收发转换信号直接输出给BUFGCE1、经非门转换后输出给BUFGCE2，如此，根据所述上下行时隙的收发转换信号来控制DCM1和DCM2的时钟输出。具体地： 
在上下行时隙的转换信号为高电平时，表示当前由上行时隙切换到下行时隙，DCM1输出的时钟CLKFX1与上下行时隙的收发转换信号一起，驱动BUFGCE1进入全局时钟网络，产生DUC的工作时钟CLK_DUC发送给DUC，DUC电路正常工作，同时，上下行时隙的收发转换信号经非门转换后为低电平，将禁止BUFGCE2将DCM2产生的工作时钟CLK_DDC输出给DDC，DDC电路将停止工作； 
在上下行时隙的转换信号为低电平时，表示当前由下行时隙切换到上行时隙，该上下行时隙的收发转换信号经非门转换后为高电平，该高电平信号与DCM2输出的时钟CLKFX2一起，驱动BUFGCE2进入全局时钟网络，产生DDC的工作时钟CLK_DDC发送给DDC，DDC电路正常工作，同时，由于上下行时隙的收发转换信号为低电平，将禁止BUFGCE1将DCM1产生的工作时钟CLK_DUC输出给DUC，DUC电路将停止工作。 
假设上述TD-SCDMA系统为6载波、单天线、对称业务模式的TD-SCMDA系统，且图4和图5所示结构采用Xilinx公司Virtex-4系列的FPGA芯片实现，现有技术的实现方案与本发明实现方案的功耗比较如表1所示： 
Figure S2008101033064D00111
Figure S2008101033064D00121
表1 
表1中，Vccint是FPGA的核电压，Vccaux是FPGA的辅助电压，Vcco3.3是FPGA的I/O管脚电压，Icc是FPGA的动态电流，Iccq是FPGA的静态电流。从表1可以看出，采用本发明技术方案的DUC+DDC所使用Virtex-4系列FPGA的动态电流由1.05A降低为0.657A，降低37％，总功耗由2.237W降低为1.765W，节省功耗21％。 
由上述实施例可见，本发明提出的低功耗FPGA、以及降低FPGA的功耗的方法，利用了时分双工通信系统中，上下行链路不同时工作的特点，根据所述时分双工通信系统中的上下行时隙的收发转换信号，在上行时隙，屏蔽FPGA的下行链路处理部分的工作时钟，同时保持FPGA的上行链路处理部分的电路正常工作；在下行时隙，屏蔽FPGA的上行链路处理部分的工作时钟，同时保持FPGA的下行链路处理部分的电路正常工作。如此，由于数字电路在没有时钟驱动时只存在静态功耗，不存在动态功耗，从而实现了有效降低FPGA的功耗的目的。 
以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。 

Claims (9)

1.一种低功耗现场可编程门阵列FPGA，应用于时分双工通信系统中；
所述FPGA包括：基于工作时钟而运行的上行链路处理部分和下行链路处理部分；
其特征在于，所述FPGA还包括：
控制模块，用于根据所述时分双工通信系统中的上下行时隙的收发转换信号，在上行时隙时，禁止所述下行链路处理部分的工作时钟的产生、输出或接收；在下行时隙时，禁止所述上行链路处理部分的工作时钟的产生、输出或接收。
2.根据权利要求1所述的FPGA，其特征在于：
所述控制模块，用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，产生屏蔽所述下行链路处理部分的工作时钟的第一屏蔽信号，以禁止所述下行链路处理部分的工作时钟的产生，或禁止将所述下行链路处理部分的工作时钟向所述下行链路处理部分输出，或禁止所述下行链路处理部分接收所述下行链路处理部分的工作时钟；
在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，产生屏蔽所述上行链路处理部分的工作时钟的第二屏蔽信号，以禁止所述上行链路处理部分的工作时钟的产生，或禁止将所述上行链路处理部分的工作时钟向所述上行链路处理部分输出，或禁止所述上行链路处理部分接收所述上行链路处理部分的工作时钟。
3.根据权利要求2所述的FPGA，其特征在于：
所述FPGA中还包括第一数字时钟模块和第二数字时钟模块；
所述第一数字时钟模块，用于产生下行链路处理部分的工作时钟；
所述第二数字时钟模块，用于产生上行链路处理部分的工作时钟；
所述控制模块，用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述第一数字时钟模块输出第一屏蔽信号、以禁止所述下行链路处理部分的工作时钟的产生；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述第二数字时钟模块输出第二屏蔽信号、以禁止所述上行链路处理部分的工作时钟的产生。
4.根据权利要求3所述的FPGA，其特征在于：
所述控制模块，进一步用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述第二数字时钟模块输出第一使能信号、以驱动所述上行链路处理部分的工作时钟的产生；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述第一数字时钟模块输出第二使能信号、以驱动所述下行链路处理部分的工作时钟的产生。
5.根据权利要求2所述的FPGA，其特征在于：
所述FPGA中还包括第一数字时钟模块、第二数字时钟模块、第一可控时钟缓冲模块和第二可控时钟缓冲模块；
所述第一数字时钟模块，用于产生下行链路处理部分的工作时钟；
所述第二数字时钟模块，用于产生上行链路处理部分的工作时钟；
所述第一可控时钟缓冲模块，用于将所述第一数字时钟模块产生的下行链路处理部分的工作时钟输出至所述下行链路处理部分；
所述第二可控时钟缓冲模块，用于将所述第二数字时钟模块产生的上行链路处理部分的工作时钟输出至所述上行链路处理部分；
所述控制模块，用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述第一可控时钟缓冲模块输出第一屏蔽信号、以禁止所述第一可控时钟缓冲模块将所述下行链路处理部分的工作时钟向所述下行链路处理部分输出；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述第二可控时钟缓冲模块输出第二屏蔽信号、以禁止所述第二可控时钟缓冲模块将所述上行链路处理部分的工作时钟向所述上行链路处理部分输出。
6.根据权利要求5所述的FPGA，其特征在于：
所述控制模块，进一步用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述第二可控时钟缓冲模块输出第三使能信号、以驱动所述第二可控时钟缓冲模块将所述上行链路处理部分的工作时钟向所述上行链路处理部分输出；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述第一可控时钟缓冲模块输出第四使能信号、以驱动所述第一可控时钟缓冲模块将所述下行链路处理部分的工作时钟向所述下行链路处理部分输出。
7.根据权利要求3所述的FPGA，其特征在于：
所述控制模块，用于在所述上行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述下行链路处理部分输出第一屏蔽信号、以禁止所述下行链路处理部分接收所述下行链路处理部分的工作时钟；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述上行链路处理部分输出第二屏蔽信号、以禁止所述上行链路处理部分接收所述上行链路处理部分的工作时钟。
8.根据权利要求7所述的FPGA，其特征在于：
所述控制模块，进一步用于在所述上下行时隙的收发转换信号表示从下行时隙转换到上行时隙时，向所述上行链路处理部分发送第五使能信号、以允许所述上行链路处理部分接收所述上行链路处理部分的工作时钟；在所述上下行时隙的收发转换信号表示从上行时隙转换到下行时隙时，向所述下行链路处理部分发送第六使能信号、以允许所述下行链路处理部分接收所述下行链路处理部分的工作时钟。
9.一种降低现场可编程门阵列FPGA的功耗的方法，应用于采用了FPGA的时分双工通信系统中，所述FPGA中的上行链路处理部分和下行链路处理部分基于工作时钟而运行；其特征在于，该方法包括：
根据所述时分双工通信系统中的上下行时隙的收发转换信号，在上行时隙时禁止所述下行链路处理部分的工作时钟的产生、输出或接收；在下行时隙时禁止所述上行链路处理部分的工作时钟的产生、输出或接收。
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