CN103280447A - 电路板、其制作方法以及显示装置 - Google Patents
电路板、其制作方法以及显示装置 Download PDFInfo
- Publication number
- CN103280447A CN103280447A CN2013101486436A CN201310148643A CN103280447A CN 103280447 A CN103280447 A CN 103280447A CN 2013101486436 A CN2013101486436 A CN 2013101486436A CN 201310148643 A CN201310148643 A CN 201310148643A CN 103280447 A CN103280447 A CN 103280447A
- Authority
- CN
- China
- Prior art keywords
- metal
- layer
- circuit board
- stress
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 121
- 239000002184 metal Substances 0.000 claims abstract description 121
- 238000003475 lamination Methods 0.000 claims abstract description 11
- 239000010409 thin film Substances 0.000 claims abstract description 9
- 239000011248 coating agent Substances 0.000 claims description 23
- 238000000576 coating method Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 18
- 239000010408 film Substances 0.000 claims description 15
- 238000005516 engineering process Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 11
- 239000000203 mixture Substances 0.000 claims description 9
- 238000010030 laminating Methods 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052804 chromium Inorganic materials 0.000 claims description 5
- 238000010276 construction Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000000463 material Substances 0.000 description 7
- 239000011521 glass Substances 0.000 description 6
- 239000000047 product Substances 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000002207 thermal evaporation Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000002648 laminated material Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000004062 sedimentation Methods 0.000 description 2
- 229910016027 MoTi Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明涉及显示技术领域，特别是一种涉及电路板、其制作方法以及显示装置。该电路板包括布线和/或具有电极的薄膜晶体管，所述布线的结构和薄膜晶体管的各电极的结构中至少有一种包括：第一金属层、应力调整层和第二金属层，所述应力调整层位于第一金属层和第二金属层之间，所述第一金属层和应力调整层设置成阶梯状，且第二金属层的端部与所述第一金属层接触。本发明提供的电路板、其制作方法以及显示装置，通过在两层金属叠层之间增设能够降低金属叠层之间应力的应力调整层且设置第一金属层和应力调整层结构成阶梯状，从而可有效降低金属叠层的电阻，同时极大地降低了由于金属层厚度造成的后续电极断线的几率，提高产品的良品率。
Description
技术领域
本发明涉及显示技术领域，特别是涉及一种电路板、其制作方法以及显示装置。
背景技术
近年来，随着科技的发展，液晶显示器技术也随之不断完善。TFT-LCD（Thin Film Transistor-Liquid Crystal Display，薄膜晶体管-液晶显示器）以其图像显示品质好、能耗低、环保等优势占据着显示器领域的重要位置。
其中，开口率的大小一直为TFT-LCD产品性能的重要检测指标。为了实现大开口率，一般采用低电阻的叠层结构薄膜作为金属电极。多叠层结构必然造成结构的厚度随之增大，但厚度越大，使得金属线失效的几率越高，这样反而限制了金属的电阻降低，而且高厚度的薄膜在刻蚀后产生的段差使得后续的电极断线现象大幅度增加，严重影响到TFT产品性能，降低了TFT产品的良率。
发明内容
（一）要解决的技术问题
本发明要解决的技术问题是提供一种电路板、其制作方法以及显示装置，以克服现有的阵列基板中随着金属薄膜层的加厚而导致良率降低等缺陷。
（二）技术方案
为解决上述技术问题，本发明一方面提供一种电路板，包括布线和/或具有电极的薄膜晶体管，所述布线的结构和薄膜晶体管的各电极的结构中至少有一种包括：
第一金属层、应力调整层和第二金属层，所述应力调整层位于第一金属层和第二金属层之间，所述第一金属层和应力调整层设置成阶梯状，且第二金属层的端部与所述第一金属层接触。
优选地，所述第一金属层和第二金属层的厚度分别为1000～5000埃。
优选地，所述应力调整层为氧化硅薄膜、氮化硅薄膜和氮氧化硅薄膜的其中一种，或是上述至少两种薄膜的复合结构。
优选地，所述第一金属层为包括第一金属子层和第一缓冲层的叠层，所述第二金属层包括第二金属子层和第二缓冲层的叠层。
优选地，所述第一金属子层和第二金属子层为低电阻金属。
优选地，所述第一缓冲层和第二缓冲层分别为Mo、Ti、Cr的其中一种或是上述至少两种组成的合金。
优选地，所述第一缓冲层位于第一金属子层的下方，所述第一金属子层贴近所述应力调整层；所述第二缓冲层位于第二金属子层的上方，所述第二金属子层贴近所述应力调整层。
优选地，所述第一金属层和第二金属层结构呈阶梯状。
另一方面，本发明还提供一种包括阵列基板的显示装置，该阵列基板由上述电路板形成。
再一方面，本发明还提供一种制作布线或电极的制作方法，所述方法包括：
在基板上通过构图工艺形成第一金属层的图案；
在完成上述步骤的基础上，通过构图工艺形成应力调整层的图案；
在完成上述步骤的基础上，通过构图工艺形成第二金属层的图案。
（三）有益效果
本发明提供一种电路板、其制作方法以及显示装置，通过在两层金属层之间增设能够降低金属叠层之间应力的应力调整层，且设置第一金属层和应力调整层结构成阶梯状，从而可有效降低金属层的电阻，同时极大地降低了由于金属层厚度造成的后续电极断线的几率，提高产品的良品率。
附图说明
图1为本发明实施例阵列基板中第一金属层和应力调整层示意图；
图2为本发明实施例阵列基板中第一金属层、应力调整层和第二金属层结构示意图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
需要注意的是，由于显示装置中的阵列基板是电路板中的其中一种，因此，本实施例以阵列基板为例进行说明，但尽管下面以显示装置中的阵列基板为例进行说明，然而本领域的技术人员应当理解，本发明所公开的布线和电极的设计也可以用于包括布线和/或具有电极的薄膜晶体管的各种电路板。所述布线不限于为栅线、数据线或者公共电极线等布线，也可以是任何可以制作于电路板上的布线。
本发明实施例提供的阵列基板，包括栅极、数据扫描线以及源、漏极，上述结构中至少有一种包括如下结构，本实施例中以栅极为例进行示例性说明。
如图1和图2所示，阵列基板包括玻璃基板1，在玻璃基板1上设置有第一金属层2、应力调整层3和第二金属层4，所述应力调整层3位于第一金属层2和第二金属层4之间，所述第一金属层2和应力调整层3设置成阶梯状且第二金属层4的端部与第一金属层2的端部接触。
其中，第一金属层2为包括第一金属子层和第一缓冲层的叠层，所述第二金属层4为包括第二金属子层和第二缓冲层的叠层。
由于两层金属层之间容易产生应力集中，而应力集中将导致金属丘现象（hillock），使得金属层之间的应力调整的余地非常小，而本发明的实施例在两层金属层之间设置应力调整层，该应力调整层为氧化硅薄膜、氮化硅薄膜和氮氧化硅薄膜的其中一种，或是上述至少两种薄膜的复合结构，因此，有效降低了两层金属层之间的应力，最大程度地提升了金属层的配线性能，提高产品良率。
另外，本发明的实施例中，使第一金属层2和应力调整层3设置成阶梯状且第二金属层4的端部与第一金属层2接触，在确保第一金属层2和第二金属层4导电的前提下，使得第一金属层2和应力调整层3之间存在缓冲段差，这样，可有效避免后续结构层出现断线的几率。
其中，第一金属层2和第二金属层4的厚度分别为1000～5000埃。该第一金属子层和第二金属子层通常采用为低电阻金属，优选采用Cu、Al等低电阻配线金属。
而第一缓冲层和第二缓冲层可分别为Mo、Ti、Cr的其中一种或是上述至少两种组成的合金，第一缓冲层和第二缓冲层分别对第一金属子层和第二金属子层起到良好的缓冲和保护作用。除了上述优选的材料外，也可使用其他具有与上述材料同种物理特性的材料。
常见的两层金属叠层的材料优选为：Cu/Ti和Al/Mo、Cu/Mo和Al/Ti、Cu/Ni和Al/Cr、Cu/Cr和Al/Ti等。除了上述优选的材料外，也可使用其他具有与上述材料同种物理特性的材料。
为了最大程度的挥发金属导电性能，通常设定第一缓冲层位于第一金属子层的下方，使所述第一金属子层贴近所述应力调整层；所述第二缓冲层位于第二金属子层的上方；使所述第二金属子层贴近所述应力调整层。
具体应用例如为，当第一金属层的叠层材料为Cu/Ti，第二金属层的叠层材料为Al/Mo时，可将Ti层设置在Cu层上，促使Ti层能够与玻璃基板进行较好地融合；将Mo层设置在Al层上，可进一步保护较柔软的Al性能。需要说明的是，在实际应用中，包括但不局限于上述设置，可根据所选用的金属性能而合理设置金属层和缓冲层之间的位置关系。
为了进一步避免后续电极出现断线问题，同样可设置第一金属层2和第二金属层4结构呈阶梯状。
需要说明的是，本实施例仅以栅极举例说明，同样，栅线、数据线和源、漏电极等电极及布线也可以采用上述结构。
另外，本发明还提供一种显示装置，该显示装置包括上述的阵列基板。所述显示装置可以为：液晶面板、电子纸、OLED面板、液晶电视、液晶显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件。
本发明还提供阵列基板的工艺方法，具体包括：
步骤S301、在玻璃基板上形成栅极的图案。
具体的，在玻璃基板和透明石英上通过溅射或热蒸发的方法沉积厚度约为
的第一金属层；
在完成上述步骤的基板上连续沉积SiO2、SiNx等应力调整层，由第一次半色调或灰色调调掩模板曝光工艺光刻形成第一金属层的图案和应力调节层的图案。其中第一金属层的图案包括第一金属子层图案和第一缓冲层图案的叠层图案。其中，第一金属层和应力调整层图案设置成阶梯状。
在完成上述步骤的基板上通过溅射或热蒸发的方法沉积厚度约为
的第二金属层，由第二次光刻工艺形成第二金属层的图案，其中第二金属层的图案包括第二金属子层图案和第二缓冲层图案的叠层图案。
步骤S302、在完成上述步骤的玻璃基板上通过PECVD（等离子体增强化学气相沉积）方法连续沉积厚度为
的半导体层、
欧姆接触层，半导体层对应的反应气体可以是SiH4、H2或SiH2Cl2、H2。欧姆接触层对应的反应气体可为SiH4、PH3、H2或SiH2Cl2、PH3、H2。通过溅射或热蒸发形成厚度的缓解层Mo，Ta，Ti，Ni，MoTi，MoNb等金属或者合金，采用半色调或灰色调掩模板曝光显影，经过多步刻蚀之后形成半导体层图形、TFT沟道、源电极漏电极和数据扫描线。
步骤S303、在完成上述的玻璃上通过PECVD方法沉积厚度约为
的钝化层，并在钝化层形成过孔。钝化层可以选用氧化物、氮化物或者氧氮化合物，对应的反应气体可以为SiH4、NH3、N2或SiH2Cl2、NH3、N2。
步骤S304、在完成上述步骤的基板上通过溅射或热蒸发的方法沉积一层厚度约为
的透明导电层，透明导电层一般为ITO或者IZO，也可以是其它的金属及金属氧化物；通过一次光刻形成透明像素电极。
需要说明的是，上述阵列基板包括但不局限于上述工艺方法，除了栅极的制作工艺外，其他结构均采用现有技术即可。此外，本实施例仅以在栅极和栅线的制作工艺中加入形成应力调整层的方法为例进行举例说明，本领域的技术人员应当明白，数据线和源、漏电极等电极及布线的形成工艺中也可以采用上述方法。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。
Claims (10)
1.一种电路板，其特征在于，包括布线和/或具有电极的薄膜晶体管，所述布线的结构和薄膜晶体管的各电极的结构中至少有一种包括：
第一金属层、应力调整层和第二金属层，所述应力调整层位于第一金属层和第二金属层之间，所述第一金属层和应力调整层设置成阶梯状，且第二金属层的端部与所述第一金属层接触。
2.如权利要求1所述的电路板，其特征在于，所述第一金属层和第二金属层的厚度分别为1000～5000埃。
3.如权利要求1所述的电路板，其特征在于，所述应力调整层为氧化硅薄膜、氮化硅薄膜和氮氧化硅薄膜的其中一种，或是上述至少两种薄膜的复合结构。
4.如权利要求1所述的电路板，其特征在于，所述第一金属层为包括第一金属子层和第一缓冲层的叠层，所述第二金属层包括第二金属子层和第二缓冲层的叠层。
5.如权利要求4所述的电路板，其特征在于，所述第一金属子层和第二金属子层为低电阻金属。
6.如权利要求4所述的电路板，其特征在于，所述第一缓冲层和第二缓冲层分别为Mo、Ti、Cr的其中一种或是上述至少两种组成的合金。
7.如权利要求4所述的电路板，其特征在于，所述第一缓冲层位于第一金属子层的下方，所述第一金属子层贴近所述应力调整层；所述第二缓冲层位于第二金属子层的上方，所述第二金属子层贴近所述应力调整层。
8.如权利要求1所述的电路板，其特征在于，所述第一金属层和第二金属层结构呈阶梯状。
9.一种包括阵列基板的显示装置，其特征在于，所述阵列基板由权利要求1-8任一项所述的电路板形成。
10.一种制作布线或电极的制作方法，其特征在于，所述方法包括：
在基板上通过构图工艺形成第一金属层的图案；
在完成上述步骤的基础上，通过构图工艺形成应力调整层的图案；
在完成上述步骤的基础上，通过构图工艺形成第二金属层的图案。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310148643.6A CN103280447B (zh) | 2013-04-25 | 2013-04-25 | 电路板、其制作方法以及显示装置 |
| PCT/CN2013/076593 WO2014172957A1 (zh) | 2013-04-25 | 2013-05-31 | 电路板、其制作方法以及显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310148643.6A CN103280447B (zh) | 2013-04-25 | 2013-04-25 | 电路板、其制作方法以及显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103280447A true CN103280447A (zh) | 2013-09-04 |
| CN103280447B CN103280447B (zh) | 2015-12-09 |
Family
ID=49062931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310148643.6A Active CN103280447B (zh) | 2013-04-25 | 2013-04-25 | 电路板、其制作方法以及显示装置 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103280447B (zh) |
| WO (1) | WO2014172957A1 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111739895A (zh) * | 2020-06-29 | 2020-10-02 | 福建华佳彩有限公司 | 一种tft背板结构及制作方法 |
| CN113474830A (zh) * | 2019-02-27 | 2021-10-01 | 夏普株式会社 | 显示装置及其制造方法 |
| CN113571622A (zh) * | 2021-07-22 | 2021-10-29 | 厦门三安光电有限公司 | 发光二极管及其制备方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108258056B (zh) * | 2018-01-16 | 2021-01-22 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、其制作方法及显示面板 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291885B1 (en) * | 1995-06-30 | 2001-09-18 | International Business Machines Corporation | Thin metal barrier for electrical interconnections |
| CN1713057A (zh) * | 2004-06-25 | 2005-12-28 | Lg.菲利浦Lcd株式会社 | 薄膜晶体管阵列基板及其制造方法 |
-
2013
- 2013-04-25 CN CN201310148643.6A patent/CN103280447B/zh active Active
- 2013-05-31 WO PCT/CN2013/076593 patent/WO2014172957A1/zh active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291885B1 (en) * | 1995-06-30 | 2001-09-18 | International Business Machines Corporation | Thin metal barrier for electrical interconnections |
| CN1713057A (zh) * | 2004-06-25 | 2005-12-28 | Lg.菲利浦Lcd株式会社 | 薄膜晶体管阵列基板及其制造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113474830A (zh) * | 2019-02-27 | 2021-10-01 | 夏普株式会社 | 显示装置及其制造方法 |
| CN111739895A (zh) * | 2020-06-29 | 2020-10-02 | 福建华佳彩有限公司 | 一种tft背板结构及制作方法 |
| CN113571622A (zh) * | 2021-07-22 | 2021-10-29 | 厦门三安光电有限公司 | 发光二极管及其制备方法 |
| CN113571622B (zh) * | 2021-07-22 | 2022-08-23 | 厦门三安光电有限公司 | 发光二极管及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2014172957A1 (zh) | 2014-10-30 |
| CN103280447B (zh) | 2015-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10340354B2 (en) | Manufacturing method of thin-film transistor (TFT) array substrate | |
| US11398505B2 (en) | Display substrate and manufacturing method thereof, display panel, and display device | |
| CN105070727B (zh) | 一种薄膜晶体管阵列基板、其制作方法及显示装置 | |
| US9647013B2 (en) | Manufacturing method of TFT array substrate | |
| US9543324B2 (en) | Array substrate, display device and manufacturing method of the array substrate | |
| US10217778B2 (en) | Array substrate and manufacturing method thereof | |
| CN103474437B (zh) | 一种阵列基板及其制备方法与显示装置 | |
| US10394098B2 (en) | Conductive pattern structure and its array substrate and display device | |
| US9786506B2 (en) | Array substrate, manufacturing method therefor and display device | |
| CN103354218A (zh) | 阵列基板及其制作方法和显示装置 | |
| CN102654698B (zh) | 液晶显示器阵列基板及其制造方法、液晶显示器 | |
| US20140124784A1 (en) | Conductive structure and method for manufacturing the same, thin film transistor, array substrate and display device | |
| CN102709234A (zh) | 薄膜晶体管阵列基板及其制造方法和电子器件 | |
| CN103489918A (zh) | 一种薄膜晶体管和阵列基板及其制造方法 | |
| CN104835782A (zh) | 阵列基板及其制作方法、显示装置 | |
| WO2019114357A1 (zh) | 阵列基板及其制造方法、显示装置 | |
| CN103280447B (zh) | 电路板、其制作方法以及显示装置 | |
| CN102646717A (zh) | 阵列基板和其制造方法以及显示装置 | |
| CN204101855U (zh) | 阵列基板、显示面板及显示装置 | |
| US20150243691A1 (en) | Thin-film transistor array substrate and manufacturing method thereof | |
| CN101807552B (zh) | 一种半透射式tft阵列基板制造方法 | |
| WO2019100494A1 (zh) | Ips型薄膜晶体管阵列基板及其制作方法 | |
| US8563341B2 (en) | Thin film transistor array substrate and manufacturing method for the same | |
| CN104617039A (zh) | 阵列基板及其制作方法、显示装置 | |
| US10002889B2 (en) | Low-temperature polysilicon thin film transistor array substrate and method of fabricating the same, and display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |