CN108258056B - 一种薄膜晶体管、其制作方法及显示面板 - Google Patents
一种薄膜晶体管、其制作方法及显示面板 Download PDFInfo
- Publication number
- CN108258056B CN108258056B CN201810039370.4A CN201810039370A CN108258056B CN 108258056 B CN108258056 B CN 108258056B CN 201810039370 A CN201810039370 A CN 201810039370A CN 108258056 B CN108258056 B CN 108258056B
- Authority
- CN
- China
- Prior art keywords
- layer
- flexible substrate
- stress
- interface
- control layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 78
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 138
- 239000010408 film Substances 0.000 claims abstract description 108
- 238000005452 bending Methods 0.000 claims abstract description 85
- 238000009413 insulation Methods 0.000 claims abstract description 8
- 230000001105 regulatory effect Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 18
- 239000011159 matrix material Substances 0.000 claims description 11
- 239000011810 insulating material Substances 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 229920000139 polyethylene terephthalate Polymers 0.000 claims description 4
- 239000005020 polyethylene terephthalate Substances 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- -1 polyethylene terephthalate Polymers 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 2
- 230000000694 effects Effects 0.000 description 8
- 230000007935 neutral effect Effects 0.000 description 7
- 239000004642 Polyimide Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 238000001755 magnetron sputter deposition Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
本发明公开了一种薄膜晶体管、其制作方法及显示面板，该薄膜晶体管包括：柔性衬底，设置于柔性衬底上的多个膜层，各膜层依次为栅极、栅绝缘层、有源层和源极、漏极；还包括：设置于源极与漏极所在层背离柔性衬底一侧的应力调控层；其中，应力调控层在柔性衬底上的正投影至少覆盖源极与漏极之间且与有源层对应的沟道区的正投影；应力调控层，用于减小栅绝缘层与有源层之间的第一交界面的弯曲应力。由于薄膜晶体管中增设的在柔性衬底上的正投影至少覆盖沟道区正投影的应力调控层，可减小栅绝缘层与有源层之间的第一交界面的弯曲应力，从而使得加载至沟道区的弯曲应力较小，有效改善了弯曲应力对沟道区的影响。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管、其制作方法及显示面板。
背景技术
随着显示技术的发展，柔性显示已成为汽车仪表盘、腕表和可折叠手机等显示领域的热点。一般地，柔性显示的每个像素都至少需要两个薄膜晶体管(Thin FilmTransistor,TFT)和一个电容来驱动。因柔性显示的最大特点是器件可弯曲性，这要求薄膜晶体管在弯曲应力作用下依然能够保持较好的电学性能。
然而，薄膜晶体管主要通过栅压控制沟道区的载流子，从而实现薄膜晶体管的开关。当薄膜晶体管弯曲时，有源层与栅绝缘层之间交界面附近的沟道区会受到弯曲应力的影响，导致载流子迁移率与弯曲前的不同，进而影响显示器件的显示效果。
发明内容
有鉴于此，本发明实施例提供一种薄膜晶体管、其制作方法及显示面板，用以改善弯曲应力对沟道区的影响。
因此，本发明实施例提供的一种薄膜晶体管，包括：柔性衬底，设置于所述柔性衬底上的多个膜层，各所述膜层依次为栅极、栅绝缘层、有源层和源极、漏极；还包括：设置于所述源极与所述漏极所在层背离所述柔性衬底一侧的应力调控层；其中，
所述应力调控层在所述柔性衬底上的正投影至少覆盖所述源极与所述漏极之间且与所述有源层对应的沟道区的正投影；
所述应力调控层，用于减小所述栅绝缘层与所述有源层之间的第一交界面的弯曲应力。
在一种可能的实现方式中，在本发明实施例提供的上述薄膜晶体管中，所述应力调控层在所述柔性衬底上的正投影还覆盖所述源极与所述漏极的正投影；
所述应力调控层，还用于减小所述柔性衬底与所述源极、所述漏极之间的第二交界面的弯曲应力，以及所述栅绝缘层与所述源极、所述漏极之间的第三交界面的弯曲应力。
在一种可能的实现方式中，在本发明实施例提供的上述薄膜晶体管中，在所述第一交界面、所述第二交界面和所述第三交界面的弯曲应力均为零时，所述应力调控层的杨氏模量与厚度满足如下公式：
其中，Zneutral为所述第一交界面、所述第二交界面或所述第三交界面与所述柔性衬底背离各所述膜层一侧的表面之间的距离，t为所述应力调控层、所述柔性衬底以及所述应力调控层与所述衬底之间所述膜层的总厚度，N为所述应力调控层、所述柔性衬底以及所述应力调控层与所述柔性衬底之间所述膜层的总数，ti为由所述柔性衬底指向所述应力调控层的方向上第i层薄膜的厚度，Ei为所述第i层薄膜的杨氏模量，ri为所述第i层薄膜的系数，且ri＝∑βijtj，βij为求和矩阵因子，tj为由所述柔性衬底指向所述应力调控层的方向上第j层薄膜的厚度，当1≤j<i时，βij＝-1，当j＝i时，βij＝0，当i<j≤N时，βij＝1。
在一种可能的实现方式中，在本发明实施例提供的上述薄膜晶体管中，所述应力调控层的材质为绝缘材料和/或半导体材料。
在一种可能的实现方式中，在本发明实施例提供的上述薄膜晶体管中，所述绝缘材料的杨式模量大于1.0×105MPa。
在一种可能的实现方式中，在本发明实施例提供的上述薄膜晶体管中，所述绝缘材料为聚对苯二甲酸乙二醇酯、二氧化硅、氧化铝之一或组合。
相应地，本发明实施例还提供了一种上述薄膜晶体管的制作方法，包括：
提供一柔性衬底；
在所述柔性衬底上依次形成栅极、栅绝缘层、有源层和源极、漏极；
在所述源极与所述漏极所在层上形成应力调控层，以减小所述栅绝缘层与所述有源层之间的第一交界面的弯曲应力；其中，所述应力调控层在所述柔性衬底上的正投影至少覆盖所述源极与所述漏极之间且与所述有源层对应的沟道区的正投影。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，所述应力调控层在所述柔性衬底上的正投影还覆盖所述源极与所述漏极的正投影，以减小所述柔性衬底与所述源极、所述漏极之间的第二交界面的弯曲应力，以及所述栅绝缘层与所述源极、所述漏极之间的第三交界面的弯曲应力。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，在所述第一交界面、所述第二交界面和所述第三交界面的弯曲应力均为零时，所述在所述源极与所述漏极所在层上形成应力调控层，具体包括：
在所述源极与所述漏极所在层上形成杨氏模量与厚度满足如下公式的所述应力调控层：
其中，Zneutral为所述第一交界面、所述第二交界面或所述第三交界面与所述柔性衬底背离各所述膜层一侧的表面之间的距离，t为所述应力调控层、所述柔性衬底以及所述应力调控层与所述柔性衬底之间所述膜层的总厚度，N为所述应力调控层、所述柔性衬底以及所述应力调控层与所述柔性衬底之间所述膜层的总数，ti为由所述柔性衬底指向所述应力调控层的方向上第i层薄膜的厚度，Ei为所述第i层薄膜的杨氏模量，ri为所述第i层薄膜的系数，且ri＝∑βijtj，βij为求和矩阵因子，tj为由所述衬底指向所述应力调控层的方向上第j层薄膜的厚度，当1≤j<i时，βij＝-1，当j＝i时，βij＝0，当i<j≤N时，βij＝1。
本发明实施例还提供了一种显示面板，包括上述薄膜晶体管。
本发明有益效果如下：
本发明实施例提供的一种薄膜晶体管、其制作方法及显示面板，该薄膜晶体管包括：柔性衬底，设置于柔性衬底上的多个膜层，各膜层依次为栅极、栅绝缘层、有源层和源极、漏极；还包括：设置于源极与漏极所在层背离柔性衬底一侧的应力调控层；其中，应力调控层在柔性衬底上的正投影至少覆盖源极与漏极之间且与有源层对应的沟道区的正投影；应力调控层，用于减小栅绝缘层与有源层之间的第一交界面的弯曲应力。由于在薄膜晶体管中增设的在柔性衬底上的正投影至少覆盖沟道区正投影的应力调控层，可减小栅绝缘层与有源层之间交界面的弯曲应力，从而使得加载至沟道区的弯曲应力较小，有效改善了弯曲应力对沟道区的影响，提高了薄膜晶体管的载流子迁移率，保证了显示效果。
附图说明
图1为本发明实施例提供的薄膜晶体管的结构示意图之一；
图2为本发明实施例提供的薄膜晶体管的结构示意图之二；
图3为图1所示的薄膜晶体管中与沟道区正投影重叠的各膜层在弯曲状态下的示意图；
图4为图2所示的薄膜晶体管在弯曲状态下的示意图；
图5为本发明实施例提供的薄膜晶体管的制作方法的流程图。
具体实施方式
下面结合附图，对本发明实施例提供的薄膜晶体管、其制作方法及显示面板的具体实施方式进行详细的说明。需要说明的是本说明书所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例；并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合；此外，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
附图中各膜层的形状和大小不反映其在薄膜晶体管中的真实比例，目的只是示意说明本发明内容。
具体地，本发明实施例提供的一种薄膜晶体管，如图1和图2所示，包括：柔性衬底101，设置于柔性衬底101上的多个膜层，各膜层依次为栅极102、栅绝缘层103、有源层104和源极1051、漏极1052；还包括：设置于源极1051与漏极1052所在层背离柔性衬底101一侧的应力调控层106；其中，
如图1所示，应力调控层106在柔性衬底101上的正投影至少覆盖源极1051与漏极1052之间且与有源层104对应的沟道区的正投影；
应力调控层106，用于减小栅绝缘层103与有源层104之间的第一交界面S1的弯曲应力，如图2和图4所示。
在本发明实施例提供的上述薄膜晶体管中，由于在其中增设的正投影至少覆盖沟道区正投影的应力调控层106，可减小栅绝缘层103与有源层104之间的第一交界面S1的弯曲应力，从而使得加载至沟道区的弯曲应力较小，有效改善了弯曲应力对沟道区的影响，提高了薄膜晶体管的载流子迁移率，保证了显示效果。并且，本发明实施例仅在源极1051和漏极1052上沉积一层应力调控层106，工艺比较简单，易于实施。
具体地，薄膜晶体管的载流子迁移率与弯曲应力的关系可用如下公式表示：
其中，μ0为薄膜晶体管弯曲前的载流子迁移率，μ(R)为薄膜晶体管弯曲后的载流子迁移率，ε为弯曲应力，m为一个常数。由上式可知，薄膜晶体管弯曲后的载流子迁移率μ(R)取决于弯曲应力ε。本发明实施例通过增设应力调控层106可以使得在相同弯曲曲率半径的前提下，沟道区受到较小的弯曲应力，从而使得薄膜晶体管弯曲后的载流子迁移率μ(R)与薄膜晶体管弯曲前的载流子迁移率μ0相近，保证了弯曲前后的显示效果。
进一步地，当一个叠层薄膜弯曲时，其外表面会受到拉应力，而内表面会受到压应力，其弯曲应力大小与弯曲曲率半径有关。而在叠层薄膜内部存在一个弯曲应力为零的面，叫中性面，其弯曲应力与弯曲曲率半径无关，始终为零。如图3所示，在薄膜晶体管弯曲时，其外表面(应力调控层106的上表面)存在拉应力，而内表面(柔性衬底101的下表面)存在压应力。具体地，图3中不同界面受到的弯曲应力如下：
其中，ε为某一界面的弯曲应力，Z为该界面与柔性衬底101的下表面之间的距离，Zneutral为中性面与柔性衬底101的下表面之间的距离，R为弯曲曲率半径；可以看出，对于一具体结构的薄膜晶体管，随着弯曲曲率半径R的减小，某一界面例如沟道区所在界面受到的弯曲应力增加，因此为保证显示效果，目前许多柔性显示器件都有一个最小弯曲曲率半径。而本发明实施例通过增设应力调控层106可以使得在相同弯曲曲率半径的前提下，沟道区受到较小的弯曲应力；也就是说，应力调控层106可以使得在沟道区承受相同弯曲应力的条件下，相较于现有技术，本发明实施例可实现更小的弯曲曲率半径。
现有技术中，显示器件的驱动电路通常会采用金属电极来提高导电率从而提高响应速度，且金属电极可以实现更小的线宽，提高器件的开口率，例如铜(Cu)工艺。但是，金属电极的结合力较弱，在弯曲应力作用下容易发生脱落。
因此，为改善弯曲应力对金属电极的影响，在本发明实施例提供的上述薄膜晶体管中，如图2所示，应力调控层106在柔性衬底101上的正投影还可以覆盖源极1051与漏极1052的正投影；
应力调控层106，还用于减小柔性衬底101与源极1051、漏极1052之间的第二交界面S2的弯曲应力，以及栅绝缘层103与源极1051、漏极1052之间的第三交界面S3的弯曲应力，如图4所示。
由上述描述可知，在薄膜晶体管的叠层薄膜内部存在一个弯曲应力为零的中性面，其受到的弯曲应力的大小与弯曲曲率半径无关，因此，若通过应力调控层106将第一交界面S1、第二交界面S2和第三交界面S3的弯曲应力均减小至零，即使第一交界面S1、第二交界面S2和第三交界面S3均可以作为中性面，则可实现任意的弯曲曲率半径，并可保证显示效果。
有鉴于此，在具体实施时，在本发明实施例提供的上述薄膜晶体管中，在第一交界面S1、第二交界面S2和第三交界面S3的弯曲应力均为零时，应力调控层106的杨氏模量与厚度需要满足如下公式：
其中，Zneutral为第一交界面S1、第二交界面S2或第三交界面S3与柔性衬底101背离各膜层一侧的表面(即下表面)之间的距离，t为应力调控层106、柔性衬底101以及应力调控层106与柔性衬底101之间膜层的总厚度，N为应力调控层106、柔性衬底101以及应力调控层106与柔性衬底101之间膜层的总数，ti为由柔性衬底101指向应力调控层106的方向上第i层薄膜的厚度，Ei为第i层薄膜的杨氏模量，ri为第i层薄膜的系数，且ri＝∑βijtj，βij为求和矩阵因子，tj为由柔性衬底101指向应力调控层106的方向上第j层薄膜的厚度，当1≤j<i时，βij＝-1，当j＝i时，βij＝0，当i<j≤N时，βij＝1。
可以看出，在应力调控层106的杨氏模量一定的条件下，通过设计应力调控层不同位置的厚度可以使得第一交界面S1、第二交界面S2和第三交界面S3的弯曲应力均为零。
具体地，针对如图3所示的应力调控层106满足的如下公式：
其中，Zneutral为第一交界面S1与柔性衬底101的下表面之间的距离，t为应力调控层106、柔性衬底101、栅极102、栅绝缘层103和有源层104的总厚度，N为5，ti为由柔性衬底101指向应力调控层106的方向上第i层薄膜的厚度，Ei为第i层薄膜的杨氏模量，ri为第i层薄膜的系数，且ri＝∑βijtj，βij为求和矩阵因子，tj为由柔性衬底101指向应力调控层106的方向上第j层薄膜的厚度，当1≤j<i时，βij＝-1，当j＝i时，βij＝0，当i<j≤5时，βij＝1；且第1层薄膜为柔性衬底101、第2层薄膜为栅极102、第3层薄膜为栅绝缘层103、第4层薄膜为有源层104、第5层薄膜为应力调控层106。
具体地，针对图4所示的应力调控层106满足的如下公式：
其中，在Zneutral为第一交界面S1与柔性衬底101的下表面之间的距离时，式中各参数的含义与如图3中的情形一致，在此不做赘述。
在Zneutral为第二交界面S2与柔性衬底101的下表面之间的距离时，应力调控层106下方不同的膜层结构，导致应力调控层106在不同位置的厚度不同。上式中各参数的含义具体如下：
在应力调控层106下方依次为源极1051或漏极1052、栅绝缘层103、柔性衬底101的位置，对应的t为应力调控层106、源极1051或漏极1052、栅绝缘层103和柔性衬底101的总厚度，N为4，ti为由柔性衬底101指向应力调控层106的方向上第i层薄膜的厚度，Ei为第i层薄膜的杨氏模量，ri为第i层薄膜的系数，且ri＝∑βijtj，βij为求和矩阵因子，tj为由柔性衬底101指向应力调控层106的方向上第j层薄膜的厚度，当1≤j<i时，βij＝-1，当j＝i时，βij＝0，当i<j≤4时，βij＝1；且第1层薄膜为柔性衬底101、第2层薄膜为栅绝缘层103、第3层薄膜为源极1051或漏极1052、第4层薄膜为应力调控层106。
在应力调控层106下方依次为源极1051或漏极1052、栅绝缘层103、栅极102、柔性衬底101的位置，对应的t为应力调控层106、源极1051或漏极1052、栅绝缘层103、栅极102和柔性衬底101的总厚度，N为5，ti为由柔性衬底101指向应力调控层106的方向上第i层薄膜的厚度，Ei为第i层薄膜的杨氏模量，ri为第i层薄膜的系数，且ri＝∑βijtj，βij为求和矩阵因子，tj为由柔性衬底101指向应力调控层106的方向上第j层薄膜的厚度，当1≤j<i时，βij＝-1，当j＝i时，βij＝0，当i<j≤5时，βij＝1；且第1层薄膜为柔性衬底101、第2层薄膜为栅极102、第3层薄膜为栅绝缘层103、第4层薄膜为源极1051或漏极1052、第5层薄膜为应力调控层106。
在应力调控层106下方依次为源极1051或漏极1052、有源层104、栅绝缘层103、栅极102、柔性衬底101的位置，对应的t为应力调控层106、源极1051或漏极1052、有源层104、栅绝缘层103、栅极102和柔性衬底101的总厚度，N为6，ti为由柔性衬底101指向应力调控层106的方向上第i层薄膜的厚度，Ei为第i层薄膜的杨氏模量，ri为第i层薄膜的系数，且ri＝∑βijtj，βij为求和矩阵因子，tj为由柔性衬底101指向应力调控层106的方向上第j层薄膜的厚度，当1≤j<i时，βij＝-1，当j＝i时，βij＝0，当i<j≤6时，βij＝1；且第1层薄膜为柔性衬底101、第2层薄膜为栅极102、第3层薄膜为栅绝缘层103、第4层薄膜为有源层104、第5层薄膜为源极1051或漏极1052、第6层薄膜为应力调控层106。
此外，在Zneutral为第三交界面S3与柔性衬底101的下表面之间的距离时，式中各参数的含义具体如下：
t为应力调控层106、源极1051或漏极1052和柔性衬底101的总厚度，N为3，ti为由柔性衬底101指向应力调控层106的方向上第i层薄膜的厚度，Ei为第i层薄膜的杨氏模量，ri为第i层薄膜的系数，且ri＝∑βijtj，βij为求和矩阵因子，tj为由柔性衬底101指向应力调控层106的方向上第j层薄膜的厚度，当1≤j<i时，βij＝-1，当j＝i时，βij＝0，当i<j≤3时，βij＝1；且第1层薄膜为柔性衬底101、第2层薄膜为源极1051或漏极1052、第3层薄膜为应力调控层106。
在具体实施时，为避免薄膜晶体管失去场效应特性，在本发明实施例提供的上述薄膜晶体管中，应力调控层106的材质可以为绝缘材料和/或半导体材料。较佳地，为便于调整中性面的位置，优选杨氏模量较高的绝缘材料，例如绝缘材料的杨式模量大于1.0×105MPa。进一步地，绝缘材料可以为聚对苯二甲酸乙二醇酯(PET)、二氧化硅(SiO2)、氧化铝(Al2O3)之一或组合。
相应地，本发明实施例还提供了一种上述薄膜晶体管的制作方法，如图5所示，具体可以包括以下步骤：
S501、提供一柔性衬底；
S502、在柔性衬底上依次形成栅极、栅绝缘层、有源层和源极、漏极；
S503、在源极与漏极所在层上形成应力调控层，以减小栅绝缘层与有源层之间的第一交界面的弯曲应力；其中，应力调控层在柔性衬底上的正投影至少覆盖源极与漏极之间且与有源层对应的沟道区的正投影。
在具体实施时，为改善弯曲应力对源极和漏极的影响，在本发明实施例提供的上述制作方法中，应力调控层在柔性衬底上的正投影还需要覆盖源极与漏极的正投影，以减小柔性衬底与源极、漏极之间的第二交界面的弯曲应力，以及栅绝缘层与源极、漏极之间的第三交界面的弯曲应力。
在具体实施时，在本发明实施例提供的上述制作方法中，在第一交界面、第二交界面和第三交界面的弯曲应力均为零时，步骤S503在源极与漏极所在层上形成应力调控层，具体可以通过以下方式进行实现：
在源极与漏极所在层上形成杨氏模量与厚度满足如下公式的应力调控层：
其中，Zneutral为第一交界面、第二交界面或第三交界面与柔性衬底背离各膜层一侧的表面之间的距离，t为应力调控层、柔性衬底以及应力调控层与柔性衬底之间膜层的总厚度，N为应力调控层、柔性衬底以及应力调控层与柔性衬底之间膜层的总数，ti为由柔性衬底指向应力调控层的方向上第i层薄膜的厚度，Ei为第i层薄膜的杨氏模量，ri为第i层薄膜的系数，且ri＝∑βijtj，βij为求和矩阵因子，tj为由柔性衬底指向应力调控层的方向上第j层薄膜的厚度，当1≤j<i时，βij＝-1，当j＝i时，βij＝0，当i<j≤N时，βij＝1。
需要说明的是，在本发明实施例提供的上述制作方法中，形成各膜层结构涉及到的构图工艺，不仅可以包括沉积、光刻胶涂覆、掩模板掩模、曝光、显影、刻蚀、光刻胶剥离等部分或全部的工艺过程，还可以包括其他工艺过程，具体以实际制作过程中形成所需构图的图形为准，在此不做限定。例如，在显影之后和刻蚀之前还可以包括后烘工艺。
其中，沉积工艺可以为化学气相沉积法、等离子体增强化学气相沉积法或物理气相沉积法，在此不做限定；掩膜工艺中所用的掩膜板可以为半色调掩膜板(Half ToneMask)、单缝衍射掩模板(Single Slit Mask)或灰色调掩模板(Gray Tone Mask)，在此不做限定；刻蚀可以为干法刻蚀或者湿法刻蚀，在此不做限定。
为了更好地理解本发明实施例的技术方案，下面以两个具体地实施例进行详细的说明。
实施例一
图1所示，为本发明实施例一提供的薄膜晶体管的结构示意图。具体地，可通过以下方式形成图1所示的薄膜晶体管。
在制备薄膜晶体管前，柔性衬底101应该先贴合在硬质衬底或者直接在硬质衬底上旋涂柔性溶液形成柔性衬底101，以便于薄膜晶体管的制备。当薄膜晶体管全部制备完成后，将柔性衬底101从硬质衬底中剥离，形成如图1所示的柔性薄膜晶体管。具体如下：
在玻璃衬底上旋涂一层聚酰亚胺(PI)衬底，然后通过氮气退火烘干，形成PI材质的柔性衬底101。
室温下在PI材质的柔性衬底上直流磁控溅射沉积Al电极，作为栅极102；
室温下通过射频磁控溅射Al2O3薄膜，作为栅极绝缘层103；
通过磁控溅射铟镓锌氧化物(IGZO)薄膜，然后200℃下退火1小时，作为有源层104；
室温直流磁控溅射Al电极，作为源极1051和漏极1052；
室温射频磁控溅射SiO2，作为应力调控层106。
至此，形成了图1所示的薄膜晶体管。
本发明实施例一提供的薄膜晶体管，通过其中增设的正投影至少覆盖沟道区正投影的应力调控层106，可减小栅绝缘层103与有源层104之间的第一交界面S1的弯曲应力，从而使得加载至沟道区的弯曲应力较小，有效改善了弯曲应力对沟道区的影响，提高了薄膜晶体管的载流子迁移率，保证了显示效果。并在应力调控层106的杨氏模量一定的条件下，通过设计其厚度可以使得栅绝缘层103与有源层104之间的第一交界面S1的弯曲应力为零，即栅绝缘层103与有源层104之间的第一交界面S1为中性面，其弯曲应力与弯曲曲率半径无关，从而可以使得薄膜晶体管进行任意曲率半径的弯曲。
实施例二
图2所示，为本发明实施例二提供的薄膜晶体管的结构示意图。与实施例一提供的薄膜晶体管不同，本发明实施例二提供的薄膜晶体管中的应力调控层同时覆盖了源极1051、漏极1052、以及二者之间的沟道区。
具体地，本发明实施例二提供的薄膜晶体管中的制备过程与实施例一相似，重复之处不再赘述。不同的是，需要针对应力调控层106下方不同的膜层结构，对应力调控层106在不同位置的厚度进行精细控制，使得第一交界面S1、第二交界面S2、第三交界面S3的弯曲应力均尽可能小，甚至为零，从而不仅可以改善弯曲应力对沟道区的影响，还可以改善弯曲应力对源极1051和漏极1052的影响。
本发明实施例二提供的薄膜晶体管，通过其中增设的覆盖源极1051、漏极1052、以及二者之间的沟道区的应力调控层106，实现了在同一薄膜晶体管中不同界面均可作为中性面，由此不但使得加载至沟道区的弯曲应力较小，有效改善了弯曲应力对沟道区的影响；而且减小了源极1051和漏极1052因弯曲应力发生脱落的风险。
基于同一发明构思，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述薄膜晶体管，该显示面板可以为有机发光显示面板、量子点发光显示面板等任何具有柔性显示功能的产品或部件。对于显示面板的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。该显示面板的实施可以参见上述薄膜晶体管的实施例，重复之处不再赘述。
本发明公开的上述薄膜晶体管、其制作方法及显示面板，该薄膜晶体管包括：柔性衬底，设置于柔性衬底上的多个膜层，各膜层依次为栅极、栅绝缘层、有源层和源极、漏极；还包括：设置于源极与漏极所在层背离柔性衬底一侧的应力调控层；其中，应力调控层在柔性衬底上的正投影至少覆盖源极与漏极之间且与有源层对应的沟道区的正投影；应力调控层，用于减小栅绝缘层与有源层之间的第一交界面的弯曲应力。由于在薄膜晶体管中增设的在柔性衬底上的正投影至少覆盖沟道区正投影的应力调控层，可减小栅绝缘层与有源层之间交界面的弯曲应力，从而使得加载至沟道区的弯曲应力较小，有效改善了弯曲应力对沟道区的影响，提高了薄膜晶体管的载流子迁移率，保证了显示效果。
需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (6)
1.一种薄膜晶体管，包括：柔性衬底，设置于所述柔性衬底上的多个膜层，各所述膜层依次为栅极、栅绝缘层、有源层和源极、漏极；其特征在于，还包括：设置于所述源极与所述漏极所在层背离所述柔性衬底一侧的应力调控层；其中，
所述应力调控层在所述柔性衬底上的正投影覆盖所述源极与所述漏极之间且与所述有源层对应的沟道区的正投影、以及所述源极与所述漏极的正投影；
所述应力调控层，用于减小所述栅绝缘层与所述有源层之间的第一交界面的弯曲应力、以及所述柔性衬底与所述源极、所述漏极之间的第二交界面的弯曲应力，以及所述栅绝缘层与所述源极、所述漏极之间的第三交界面的弯曲应力；
在所述第一交界面、所述第二交界面和所述第三交界面的弯曲应力均为零时，所述应力调控层的杨氏模量与厚度满足如下公式：
其中，Zneutral为所述第一交界面、所述第二交界面或所述第三交界面与所述柔性衬底背离各所述膜层一侧的表面之间的距离，t为所述应力调控层、所述柔性衬底以及所述应力调控层与所述衬底之间所述膜层的总厚度，N为所述应力调控层、所述柔性衬底以及所述应力调控层与所述柔性衬底之间所述膜层的总数，ti为由所述柔性衬底指向所述应力调控层的方向上第i层薄膜的厚度，Ei为所述第i层薄膜的杨氏模量，ri为所述第i层薄膜的系数，且ri＝∑βijtj，βij为求和矩阵因子，tj为由所述柔性衬底指向所述应力调控层的方向上第j层薄膜的厚度，当1≤j<i时，βij＝-1，当j＝i时，βij＝0，当i<j≤N时，βij＝1。
2.如权利要求1所述的薄膜晶体管，其特征在于，所述应力调控层的材质为绝缘材料和/或半导体材料。
3.如权利要求2所述的薄膜晶体管，其特征在于，所述绝缘材料的杨氏 模量大于1.0×105MPa。
4.如权利要求2所述的薄膜晶体管，其特征在于，所述绝缘材料为聚对苯二甲酸乙二醇酯、二氧化硅、氧化铝之一或组合。
5.一种如权利要求1-4任一项所述的薄膜晶体管的制作方法，其特征在于，包括：
提供一柔性衬底；
在所述柔性衬底上依次形成栅极、栅绝缘层、有源层和源极、漏极；
在所述源极与所述漏极所在层上形成应力调控层，以减小所述栅绝缘层与所述有源层之间的第一交界面的弯曲应力、以及所述柔性衬底与所述源极、所述漏极之间的第二交界面的弯曲应力，以及所述栅绝缘层与所述源极、所述漏极之间的第三交界面的弯曲应力；其中，所述应力调控层在所述柔性衬底上的正投影覆盖所述源极与所述漏极之间且与所述有源层对应的沟道区的正投影、以及所述源极与所述漏极的正投影；
在所述第一交界面、所述第二交界面和所述第三交界面的弯曲应力均为零时，所述在所述源极与所述漏极所在层上形成应力调控层，具体包括：
在所述源极与所述漏极所在层上形成杨氏模量与厚度满足如下公式的所述应力调控层：
其中，Zneutral为所述第一交界面、所述第二交界面或所述第三交界面与所述柔性衬底背离各所述膜层一侧的表面之间的距离，t为所述应力调控层、所述柔性衬底以及所述应力调控层与所述柔性衬底之间所述膜层的总厚度，N为所述应力调控层、所述柔性衬底以及所述应力调控层与所述柔性衬底之间所述膜层的总数，ti为由所述柔性衬底指向所述应力调控层的方向上第i层薄膜的厚度，Ei为所述第i层薄膜的杨氏模量，ri为所述第i层薄膜的系数，且ri＝∑βijtj，βij为求和矩阵因子，tj为由所述柔性衬底指向所述应力调控层的方向上第j层薄膜的厚度，当1≤j<i时，βij＝-1，当j＝i时，βij＝0，当i<j≤N时，βij＝1。
6.一种显示面板，其特征在于，包括如权利要求1-4任一项所述的薄膜晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810039370.4A CN108258056B (zh) | 2018-01-16 | 2018-01-16 | 一种薄膜晶体管、其制作方法及显示面板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810039370.4A CN108258056B (zh) | 2018-01-16 | 2018-01-16 | 一种薄膜晶体管、其制作方法及显示面板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108258056A CN108258056A (zh) | 2018-07-06 |
| CN108258056B true CN108258056B (zh) | 2021-01-22 |
Family
ID=62741268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810039370.4A Active CN108258056B (zh) | 2018-01-16 | 2018-01-16 | 一种薄膜晶体管、其制作方法及显示面板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108258056B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112037700B (zh) * | 2020-08-20 | 2022-12-06 | 武汉华星光电半导体显示技术有限公司 | 显示面板的应力测试装置及应力测试方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004795A (ja) * | 2006-06-23 | 2008-01-10 | Seiko Epson Corp | 半導体装置の製造方法 |
| KR101363835B1 (ko) * | 2007-02-05 | 2014-02-17 | 엘지디스플레이 주식회사 | 표시장치 및 이의 제조 방법 |
| CN103280447B (zh) * | 2013-04-25 | 2015-12-09 | 京东方科技集团股份有限公司 | 电路板、其制作方法以及显示装置 |
-
2018
- 2018-01-16 CN CN201810039370.4A patent/CN108258056B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN108258056A (zh) | 2018-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20200161572A1 (en) | Flexible display substrate with stress control layer | |
| US7381586B2 (en) | Methods for manufacturing thin film transistors that include selectively forming an active channel layer from a solution | |
| US20150001534A1 (en) | Thin film transistor and fabricating method thereof | |
| KR20140037808A (ko) | 어레이 기판을 제조하는 방법, 어레이 기판 및 표시 장치 | |
| KR20070103231A (ko) | ＺｎＯ 반도체 박막의 제조방법 및 이를 이용한박막트랜지스터 및 그 제조방법 | |
| US11283039B2 (en) | Display substrate with improved carrier mobility of thin film transistors within GOA region | |
| US9899530B2 (en) | Low temperature poly-silicon thin-film transistor and manufacturing method thereof | |
| US10163937B2 (en) | Pixel structure and fabricating method thereof | |
| US9754970B2 (en) | Thin film transistor, fabricating method thereof, array substrate and display device | |
| US20180031931A1 (en) | Array substrate, method of manufacturing the array substrate and liquid crystal display panel | |
| WO2017215075A1 (zh) | 一种阵列基板及其制备方法 | |
| WO2016155155A1 (zh) | 薄膜晶体管的制作方法、薄膜晶体管及使用其的阵列基板和显示装置 | |
| US20170110587A1 (en) | Array substrate and manufacturing method thereof, display panel, display device | |
| US20120175607A1 (en) | Thin film transistor structure and manufacturing method thereof | |
| WO2015165174A1 (zh) | 一种薄膜晶体管及其制作方法、显示基板、显示装置 | |
| CN109686794A (zh) | 薄膜晶体管及其制造方法、显示装置 | |
| US10985281B2 (en) | Transistor, thin film transistor array panel, and related manufacturing method | |
| US20100210070A1 (en) | Method of manufacturing a field effect transistor having an oxide semiconductor | |
| US20190051713A1 (en) | Manufacturing method of tft substrate, tft substrate, and oled display panel | |
| US9269637B2 (en) | Thin film transistor substrate | |
| CN102723365B (zh) | 一种薄膜晶体管及其制造方法、阵列基板和显示装置 | |
| CN108258056B (zh) | 一种薄膜晶体管、其制作方法及显示面板 | |
| EP3907761A1 (en) | Display backboard and manufacturing method therefor, display panel, and display device | |
| EP3627543B1 (en) | Method for manufacturing tft substrate | |
| US10002889B2 (en) | Low-temperature polysilicon thin film transistor array substrate and method of fabricating the same, and display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |