CN103280241A - 存储器的测试电路及方法 - Google Patents

Abstract

本申请公开了一种存储器的测试电路及方法，测试信号写入被测存储列后，执行器读取被测存储列中的数据，在读取操作中，引入单元将反映被测存储列上电流大小的电压信号引入振荡环，振荡环的工作频率会受被测存储列上电流大小影响，通过读取振荡环的实际频率即可进行故障判断，从而确定被测存储列是否存在固定故障或因存储单元阈值电压V_TH漂移所引起的软故障，并可进一步确定故障位置；由于将故障引起的被测存储列上电流大小变化转换为振荡环频率大小的变化，使得测试精度更高。

Description

存储器的测试电路及方法

技术领域

本申请涉及存储器领域，尤其涉及一种存储器的测试电路及方法。

背景技术

存储器是一种应用广泛的集成电路产品。FLASH存储器根据阵列结构的不同，分为NOR型和NAND型。NOR型FLASH存储器具有工作速度快、可以进行随机读写及有利于读出时信号放大的优点，因此，NOR型FLASH存储器通常被用来存储需要经常使用的程序或者代码。NAND型FLASH存储器具有在单位面积上可集成较多存储单元的优点，因此，NAND型FLASH存储器通常适合于实现高密度大容量的存储应用需求。

但是，NAND型FLASH存储器的制造过程中引入的物理缺陷、环境污染或工艺波动等，会造成NAND型FLASH存储器发生多种故障，如固定故障（包括Stuck-At1故障、Stuck-At0故障）或因存储单元阈值电压V_TH漂移所引起的软故障。而由于存储容量增大，通常的功能测试消耗大量的测试时间，直接增加了测试成本。因此，现有技术需要一种内建自测试对这些故障进行测试以降低测试成本并保证存储器产品质量的技术。

发明内容

本申请提供一种存储器的测试电路及方法，以对存储器的固定故障或因存储单元阈值电压V_TH漂移所引起的软故障进行有效测试。

根据本申请的第一方面，本申请提供一种存储器的测试电路，包括：信号发生器、控制所述信号发生器产生测试信号的控制器、在所述控制器控制下对被测存储阵列进行测试信号写入与写入后的读取操作的执行器、振荡环、将所述读取操作中反映被测存储列上电流大小的电压信号引入振荡环的引入单元，以及获取所述振荡环的实际频率进行故障判断的获取单元。

根据本申请的第二方面，本申请提供一种存储器的测试方法，所述测试方法基于如上述的测试电路，所述测试方法包括：

所述信号发生器在控制器控制下产生测试信号；

所述执行器在控制器控制下对被测存储阵列进行测试信号写入与写入后的读取操作；

在所述读取操作中，所述引入单元将反映被测存储列上电流大小的电压信号引入振荡环；

所述获取单元获取振荡环的实际频率以进行故障判断。

本申请的有益效果是：

通过提供一种存储器的测试电路及方法，测试信号写入被测存储阵列后，执行器读取被测存储列中的数据，在读取操作中，引入单元将反映被测存储列上电流大小的电压信号引入振荡环，振荡环的工作频率会受被测存储列上电流大小影响，通过读取振荡环的实际频率即可进行故障判断，从而确定被测存储列是否存在固定故障或因存储单元阈值电压V_TH漂移所引起的软故障，并可进一步确定故障位置；由于将故障引起的被测存储列上电流大小变化转换为振荡环频率大小的变化，频率测量的灵敏度较高，使得故障分辨能力更高。

附图说明

图1为本申请实施例一的NAND存储器的测试电路的主要结构示意图；

图2为本申请实施例一的NAND存储器的测试电路中数据读取电路的结构示意图；

图3为本申请实施例一的NAND存储器的测试电路中N-ring的结构示意图；

图4为本申请实施例一的NAND存储器的测试方法的流程图；

图5为本申请实施例二的NAND存储器的测试电路中P-ring的结构示意图；

图6为本申请实施例三的NAND存储器的测试电路中N-ring的结构示意图；

图7为本申请实施例五的NAND存储器的测试电路中双环的主要结构示意图；

图8为本申请实施例五的NAND存储器的测试电路中双环的结构示意图；

图9为本申请实施例六的NAND存储器的测试电路中双环的结构示意图。

具体实施方式

下面通过具体实施方式结合附图对本申请作进一步详细说明。

实施例一：

请参考图1，本实施例的NAND存储器的测试电路包括信号发生器101、控制器102、执行器103、振荡环104、引入单元105引入单元与存储列之间的连线以及获取单元106。相应地，存储器包括若干存储列。其中，控制器102控制信号发生器101产生测试信号，测试信号可以是全“1”或全“0”的测试图形，还可以是“1”、“0”相间的Checkerboard测试图形（如01010101或10101010）。执行器103一方面可在控制器控制下将测试信号写入到被测存储阵列，另一方面还可以在控制器控制下将被测存储阵列所存储的数据进行读取操作。引入单元105将反映被测存储列107上电流大小的电压信号引入振荡环104。获取单元106读取振荡环104的实际频率，以进行故障判断。

执行器103包括行执行器及列执行器，行执行器与列执行器可分别通过字线和位线选中被测存储阵列上的存储单元，据此将测试信号写入被测存储阵列中，以及对写入后的被测存储阵列进行数据读取。而列执行器中可包括如图2所示的为每一存储列107分配的数据读取电路，数据读取电路包括锁存器201、与存储列选通管漏极（图中标号V_DD）依次级联的晶体管M_PCH202、M_SLL203及M_HV204，晶体管HV输入端接到一存储列BL（n）205上。在读取操作时，对被测存储列的被选存储单元的栅极施加0V电压，被测存储列的其他存储单元的栅极施加5V电压，如果被选存储单元上保存有逻辑状态“1”，则被测存储列上应有几十微安电流流过，如果被选存储单元上保存有逻辑状态“0”，则被测存储列上几乎没有电流流过。数据读取电路中晶体管M_PCH可完成对电容C_BL的预充电，并可稳定位线BL（n）上的电压。当晶体管M_PCH的栅极电压V_PCH降低至安全电压V_SAFE，若被测存储列上几乎无电流流过，则晶体管M_PCH的源极电压V_SO可保持在高电位，反之，V_SO将被拉到低电位。V_SO将被送入页缓冲区的锁存器201，锁存器将根据其阈值电压进行逻辑值变化，从而读出被选存储单元中保存的逻辑值。图中标号108为字线。

如图3所示，引入单元105为一个第一NMOS管301。振荡环104包括级联的NAND门302以及至少两个反相器303，每个反相器303都包括共用控制端及输出端的PMOS管3031和第二NMOS管3032，PMOS管3031的输入端接到电源电压Vcc，一个指定反相器303中：第二NMOS管3032的输入端连接到第一NMOS管301的输出端，第一NMOS管301的输入端接地，第一NMOS管301的控制端连接到被测存储列107的位线。前一反相器303的PMOS管3031和第二NMOS管3032的输出端与后一反相器303的PMOS管3031和第二NMOS管3032的控制端相连，而NAND门302的输入端连接到对应反相器303的PMOS管3031和第二NMOS管3032的输出端，NAND门302的输出端连接到对应反相器303的PMOS管3031和第二NMOS管3032的控制端。这样，在执行器103进行上述读取操作时，被测存储列107位线上的电压V_SO将反映被测存储列上的电流大小，而电压V_SO将作为栅极电压送至第一NMOS管301的控制端。其中需要说明的是，NAND门的数量和反相器的数量应当匹配，才能完成振荡，例如，采用一个NAND门及偶数个反相器，或者采用两个NAND门及奇数个反相器。

获取单元106可为一计数器，从而可在执行器103对被测存储阵列进行读取操作时，对振荡环104的频率进行计数，得到实际频率。

进而控制器可102通过对比实际频率以及预置频率，可判断被测存储阵列是否存在上述固定故障或软故障。预置频率反映的是存储器在不存在故障时所测得的频率。以预置频率作为参考，比较实际频率以及预置频率即可得出被测存储阵列是否存在上述固定故障或软故障。测试原理是：当被测存储阵列存在上述固定故障或软故障时，读取操作时被测存储列上的电流将相应变化，这样电压V_SO会相应变化，从而导致第一NMOS管301所接反相器303的延迟变化，进而整个振荡环104的频率也变化。

相应地，本实施例的NAND存储器的测试方法主要包括如图4所示的流程：

步骤401，控制器102控制信号发生器101产生测试信号；

步骤402，控制器102向NAND门302发送用于使振荡环104不工作的第一使能信号（使能信号作用于使能端EN，下同）；

步骤403，控制器102控制执行器103对被测存储阵列进行测试信号写入；

步骤404，写入完成后，控制器102向NAND门302发送用于使振荡环104工作的第二使能信号，触发振荡环104工作；

步骤405，控制器102控制执行器103对被测存储阵列进行数据读取；

步骤406，在读取操作中，引入单元105将反映被测存储列107上电流大小的电压信号引入振荡环104；

步骤407，获取单元106获取振荡环104工作的实际频率，这样，根据实际频率以及上述预置频率可进行被测存储阵列是否具有上述固定故障或软故障的判断，并且当判断被测存储阵列存在上述故障时，通过对该被测存储阵列上的存储单元进行选通的方式逐个进行数据读取，并执行上述步骤406-407，以判定故障发生的存储单元。

实施实施例一的存储器的测试电路及方法，可采用上述第一NMOS管301与振荡环104构成的“N-ring（环）”对存储器进行故障测试，由于仅有一个存储列的位线上的电压V_SO被引入到N-ring上，因此，可对该存储列是否存在上述固定故障或软故障进行检测，并且可对该故障发生的存储单元进行定位。

实施例二：

本实施例与实施例一的区别主要在于：

如图5所示，引入单元105为一个第一PMOS管501。振荡环104包括级联的NAND门302以及至少两个反相器303，每个反相器303都包括共用控制端及输出端的第二PMOS管5031和NMOS管5032，NMOS管5032的输入端接地，一个指定反相器303中：第二PMOS管5031的输入端连接到第一PMOS管501的输出端，第一PMOS管501的输入端接到电源电压，第一PMOS管501的控制端连接到被测存储列107的位线。前一反相器303的第二PMOS管5031和NMOS管5032的输出端与后一反相器303的第二PMOS管5031和NMOS管5032的控制端相连，而NAND门302的输入端连接到对应反相器303的第二PMOS管5031和NMOS管5032的输出端，NAND门302的输出端连接到对应反相器303的第二PMOS管5031和NMOS管5032的控制端。这样，在执行器103进行上述读取操作时，被测存储列107位线上的电压V_SO将反映被测存储列上的电流大小，而电压V_SO将作为栅极电压送至第一PMOS管501的控制端。

测试原理是：当被测存储阵列存在上述固定故障或软故障时，读取操作时被测存储列上的电流将相应变化，这样电压V_SO会相应变化，从而导致第一PMOS管501所接反相器303的延迟变化，进而整个振荡环104的频率也变化。

相应地，本实施例的NAND存储器的测试方法主要仍如实施例一所述，此处不再赘述。

实施实施例二的存储器的测试电路及方法，可采用上述第一PMOS管501与振荡环104构成的“P-ring”对存储器进行故障测试，由于仅有一个存储列的位线上的电压V_SO被引入到P-ring上，因此，可对该存储列是否存在上述固定故障或软故障进行检测，并且可对该故障发生的存储单元进行定位。

实施例三：

本实施例与实施例一的区别主要在于：

如图6所示，引入单元105为至少两个第一NMOS管301。振荡环104包括级联的NAND门302以及至少两个反相器303，每个反相器303都包括共用控制端及输出端的PMOS管3031和第二NMOS管3032，PMOS管3031的输入端接到电源电压Vcc，第二NMOS管3032的输入端连接到第一NMOS管301的输出端，第一NMOS管301的输入端接地，每个第一NMOS管301的控制端连接到对应一个被测存储列107的位线。前一反相器303的PMOS管3031和第二NMOS管3032的输出端与后一反相器303的PMOS管3031和第二NMOS管3032的控制端相连，而NAND门302的输入端连接到对应反相器303的PMOS管3031和第二NMOS管3032的输出端，NAND门302的输出端连接到对应反相器303的PMOS管3031和第二NMOS管3032的控制端。这样，在执行器103进行上述读取操作时，每一被测存储列107位线上的电压V_SO将反映被测存储列上的电流大小，而电压V_SO将作为栅极电压送至对应第一NMOS管301的控制端。

相应地，本实施例的NAND存储器的测试方法主要包括如下流程：

步骤701，控制器102控制信号发生器101产生测试信号；

步骤702，控制器102向NAND门302发送用于使振荡环104不工作的第一使能信号；

步骤703，控制器102控制执行器103对所有被测存储阵列进行测试信号写入；

步骤704，写入完成后，控制器102向NAND门302发送用于使振荡环104工作的第二使能信号，触发振荡环104工作；

步骤705，控制器102控制执行器103对所有被测存储阵列进行数据读取；

步骤706，在读取操作中，引入单元105将反映被测存储列107上电流大小的电压信号引入振荡环104；

步骤707，获取单元106获取振荡环104工作的实际频率，这样，根据实际频率以及上述预置频率可进行所有被测存储列107中是否有被测存储列107具有上述固定故障或软故障的判断，当判断被测存储列存在上述故障时，则可对所有被测存储列上的存储单元进行选通的方式逐个进行数据读取，并执行上述步骤706-707，以判定故障发生的存储单元。

实施实施例三的存储器的测试电路及方法，由于有至少两个存储列的位线上的电压V_SO被引入到N-ring上，因此，可对至少两个存储列是否存在上述固定故障或软故障进行检测，并且可对该故障发生的存储单元进行定位。

实施例四：

本实施例与实施例三的区别主要在于：

仍如图6所示，引入单元105为至少两个第一PMOS管501。振荡环104包括级联的NAND门302以及至少两个反相器303，每个反相器303都包括共用控制端及输出端的第二PMOS管5031和NMOS管5032，NMOS管5032的输入端接地，第二PMOS管5031的输入端连接到第一PMOS管501的输出端，第一PMOS管501的输入端接到电源电压，每个第一PMOS管501的控制端连接到对应一个被测存储列107的位线。前一反相器303的第二PMOS管5031和NMOS管5032的输出端与后一反相器303的第二PMOS管5031和NMOS管5032的控制端相连，而NAND门302的输入端连接到对应反相器303的第二PMOS管5031和NMOS管5032的输出端，NAND门302的输出端连接到对应反相器303的第二PMOS管5031和NMOS管5032的控制端。这样，在执行器103进行上述读取操作时，每一被测存储列107位线上的电压V_SO将反映被测存储列上的电流大小，而电压V_SO将作为栅极电压送至第一PMOS管501的控制端。

相应地，本实施例的NAND存储器的测试方法主要仍如实施例三所述，此处不再赘述。

实施实施例四的存储器的测试电路及方法，由于有至少两个存储列的位线上的电压V_SO被引入到对应的P-ring上，因此，可对至少两个存储列是否存在上述固定故障或软故障进行检测，并且可对该故障发生的存储单元进行定位。

实施例五：

本实施例与实施例一的区别主要在于：

如图7及图8所示，引入单元105包括共用控制端的一个第一PMOS管801及一个第一NMOS管802，测试电路包括第一振荡环803、第二振荡环804、第一获取单元805及第二获取单元806，第一振荡环803包括级联的第一NAND门8031以及至少两个第一反相器8032，第一反相器8032包括共用控制端的第二NMOS管80321和第二PMOS管80322，第二NMOS管80321的输出端接地，第二NMOS管80321的输入端连接到第二PMOS管80322的输出端，一个第一指定反相器8032中：第一PMOS管801的输出端连接到第二PMOS管80322的输入端，第一PMOS管801的控制端连接到被测存储列107的位线，第一PMOS管801的输入端连接到电源电压；第二振荡环804包括级联的第二NAND门8041以及至少两个第二反相器8042，第二反相器8042包括共用控制端的第三NMOS管80421和第三PMOS管80422，第三NMOS管80421的输入端连接到第三PMOS管80422的输出端，第三PMOS管80422的输入端连接到电源电压，一个第二指定反相器8042中：第一NMOS管802的输出端连接到地，第一NMOS管802的输入端连接到第三NMOS管80421的输出端，第一NMOS管802的控制端同样连接到被测存储列107的位线，第一获取单元805、第二获取单元806分别与第一振荡环803、第二振荡环804连接。

相应地，本实施例的NAND存储器的测试方法主要包括如下流程：

步骤901，控制器102控制信号发生器101产生测试信号；

步骤902，控制器102向第一NAND门8031及第二NAND门8041发送用于使第一振荡环803及第二振荡环804不工作的第一使能信号；

步骤903，控制器102控制执行器103对被测存储阵列进行测试信号写入；

步骤904，写入完成后，控制器102向第一NAND门8031及第二NAND门8041发送用于使第一振荡环803和/或第二振荡环804工作的第二使能信号，触发第一振荡环803和/或第二振荡环804工作；具体地，当仅采用一个振荡环进行存储器测试时，即可向第一振荡环803或第二振荡环804发送第二使能信号，当需要采用两个振荡环同时进行存储器测试时，即可向第一振荡环803及第二振荡环804发送第二使能信号；

步骤905，控制器102控制执行器103对被测存储阵列进行数据读取；

步骤906，在读取操作中，引入单元105将反映被测存储列107上电流大小的电压信号引入振荡环；具体地，当仅采用一个振荡环进行存储器测试时，第一PMOS管801会将电压信号对应引入第一振荡环803，或第一NMOS管802会将电压信号对应引入第二振荡环804，当需要采用两个振荡环同时进行存储器测试时，第一PMOS管801及第一NMOS管802会将电压信号分别引入第一振荡环803及第二振荡环804；

步骤907，获取单元获取振荡环工作的实际频率，这样，根据实际频率以及上述预置频率可进行被测存储列107是否具有上述固定故障或软故障的判断，并且当判断被测存储列存在上述故障时，通过对该被测存储列上的存储单元进行选通的方式逐个进行数据读取，并执行上述步骤906-907，以判定故障发生的存储单元；具体地，当仅采用一个振荡环进行存储器测试时，第一获取单元805会获取第一振荡环803工作的实际频率，或者，第二获取单元806会获取第二振荡环804工作的实际频率，当需要采用两个振荡环同时进行存储器测试时，第一获取单元805会获取第一振荡环803工作的实际频率，并且，第二获取单元806会获取第二振荡环804工作的实际频率。

实施实施例五的存储器的测试电路及方法，可采用上述第一PMOS管801与第一振荡环803构成的P-ring，以及第一NMOS管802与第二振荡环804构成的N-ring同时对存储器中某一存储列进行故障测试，由于仅有一个存储列的位线上的电压V_SO被引入到P-ring及N-ring上，因此，可对该存储列是否存在上述固定故障或软故障进行检测，并且可对该故障发生的存储单元进行定位。采用双环（P-ring及N-ring）特别适用于采用checkerboard测试信号的测试，其原因是：如下表1所示，采用实施例一的N-ring进行测试时，其对全“0”的测试信号敏感，当存储器存在Stuck-At1故障时，频率变化较大；采用实施例二的P-ring进行测试时，其对全“1”的测试信号敏感，当存储器存在Stuck-At0故障时，频率变化较大，但上述单独采用N-ring或P-ring进行测试，且采用Checkerboard测试信号时，单独的N-ring或P-ring频率变化并不明显，无法达到测试应有的准确度。若采用双环结构，则当采用Checkerboard测试信号进行测试时，可依据两个振荡环上频率的变化趋势是否相反，来确定存储器是否存在故障，具有互补的测试作用，从而使得故障分辨能力更高。

实施例六：

本实施例与实施例五的区别主要在于：

如图9所示，引入单元105包括至少两个第一PMOS管801及与第一PMOS管801共用控制端的第一NMOS管802，测试电路包括第一振荡环803、第二振荡环804、第一获取单元805及第二获取单元806，第一振荡环803包括级联的第一NAND门8031以及至少两个第一反相器8032，第一反相器8032包括共用控制端的第二NMOS管80321和第二PMOS管80322，第二NMOS管80321的输出端接地，第二NMOS管80321的输入端连接到第二PMOS管80322的输出端，对于至少两个第一指定反相器8032中的每一个第一指定反相器8032：第一PMOS管801的输出端连接到第二PMOS管80322的输入端，第一PMOS管801的控制端连接到对应一个被测存储列107的位线，第一PMOS管801的输入端连接到电源电压；第二振荡环804包括级联的第二NAND门8041以及至少两个第二反相器8042，第二反相器8042包括共用控制端的第三NMOS管80421和第三PMOS管80422，第三NMOS管80421的输入端连接到第三PMOS管80422的输出端，第三PMOS管80422的输入端连接到电源电压，对于至少两个第二指定反相器8042中的每一个第二指定反相器8042：第一NMOS管802的输出端连接到地，第一NMOS管802的输入端连接到第三NMOS管80421的输出端，第一NMOS管802的控制端同样连接到对应一个被测存储列107的位线，第一获取单元805、第二获取单元806分别与第一振荡环803、第二振荡环804连接。

相应地，本实施例的NAND存储器的测试方法主要仍如实施例五所述，此处不再赘述。

实施实施例六的存储器的测试电路及方法，可采用上述第一PMOS管801与第一振荡环803构成的P-ring，以及第一NMOS管802与第二振荡环804构成的N-ring同时对存储器中某一存储列进行故障测试，由于有至少两个存储列的位线上的电压V_SO被引入到对应的P-ring及N-ring上，因此，可对至少两个存储列是否存在上述固定故障或软故障进行检测，并且可对该故障发生的存储单元进行定位。

仿真实验：

针对180nm工艺下的16×16规模的NAND型FLASH存储器阵列模型开展仿真验证工作。

对不同的测试图形，针对Stuck-At1故障和Stuck-At0故障的影响进行仿真，在N-ring与P-ring上所得到的振荡频率情况如下表1所示。其中，与正常（不存在Stuck-At1故障和Stuck-At0故障时）频率（可作为上述预置频率）相比，有Stuck-At1故障或Stuck-At0故障时，振荡环的实际频率会存在明显变化（上升或下降），从而说明了本申请的存储器的测试电路及方法的有效性。

表1

需要说明的有如下几点：

1、上述存储器的测试电路及测试方法不仅可应用于NAND型FLASH存储器，还可以应用于NOR型FLASH存储器或其他类型存储器；

2、上述振荡环还可以采用其他振荡环来替代，如寄存器构成的振荡环等。

以上内容是结合具体的实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换。

Claims (10)

1.一种存储器的测试电路,其特征在于，包括：信号发生器、控制所述信号发生器产生测试信号的控制器、在所述控制器控制下对被测存储阵列进行测试信号写入与写入后的读取操作的执行器、振荡环、将所述读取操作中反映被测存储列上电流大小的电压信号引入振荡环的引入单元，以及获取所述振荡环的实际频率进行故障判断的获取单元。

2.如权利要求1所述的测试电路，其特征在于，所述引入单元为第一MOS管，所述振荡环包括级联的NAND门以及至少两个反相器，所述反相器包括共用控制端的第二MOS管和第三MOS管，所述振荡环中至少一个指定反相器中：所述第一MOS管的输出端连接到第三MOS管的输入端，所述第一MOS管的控制端连接到被测存储列的位线。

3.如权利要求2所述的测试电路，其特征在于，所述第一MOS管及第三MOS管为NMOS管，所述第二MOS管为PMOS管；或者，所述第一MOS管及第三MOS管为PMOS管，所述第二MOS管为NMOS管。

4.如权利要求1所述的测试电路，其特征在于，所述引入单元包括共用控制端的第一PMOS管及第一NMOS管，所述测试电路包括第一振荡环、第二振荡环、第一获取单元及第二获取单元，所述第一振荡环包括级联的第一NAND门以及至少两个第一反相器，所述第一反相器包括共用控制端的第二NMOS管和第二PMOS管，所述第一振荡环中至少一个第一指定反相器中：所述第一PMOS管的输出端连接到第二PMOS管的输入端，所述第一PMOS管的控制端连接到被测存储列的位线，所述第二振荡环包括级联的第二NAND门以及至少两个第二反相器，所述第二反相器包括共用控制端的第三NMOS管和第三PMOS管，所述第二振荡环中至少一个第二指定反相器中：所述第一NMOS管的输入端连接到第三NMOS管的输出端，所述第一获取单元、第二获取单元分别与第一振荡环、第二振荡环连接。

5.如权利要求1至4中任一项所述的测试电路，其特征在于，所述存储器为NAND型FLASH存储器或NOR型FLASH存储器。

6.一种存储器的测试方法，其特征在于，所述测试方法基于如权利要求1-5中任一项所述的测试电路，所述测试方法包括：

所述信号发生器在控制器控制下产生测试信号；

所述执行器在控制器控制下对被测存储阵列进行测试信号写入与写入后的读取操作；

在所述读取操作中，所述引入单元将反映被测存储列上电流大小的电压信号引入振荡环；

所述获取单元获取振荡环的实际频率以进行故障判断。

7.如权利要求6所述的测试方法，其特征在于，所述测试方法基于如权利要求2所述的测试电路，具体包括：

在所述执行器将测试信号写入被测存储列之前，所述控制器向NAND门发送用于使振荡环不工作的第一使能信号；

在所述执行器将测试信号写入被测存储列之后，所述控制器向NAND门发送用于使振荡环工作的第二使能信号。

8.如权利要求6所述的测试方法，其特征在于，所述测试方法基于如权利要求4所述的测试电路，具体包括：

在所述执行器将测试信号写入被测存储阵列之前，所述控制器向第一NAND门及第二NAND门发送用于使第一振荡环及第二振荡环不工作的第一使能信号；

在所述执行器将测试信号写入被测存储阵列之后，所述控制器向第一NAND门和/或第二NAND门发送用于使第一振荡环和/或第二振荡环工作的第二使能信号。

9.如权利要求6所述的测试方法，其特征在于，所述方法具体包括：

当被测存储列存在故障时，通过对被测存储列的存储单元进行选通的方式逐个进行读取操作；

在对所述存储单元的读取操作中，所述引入单元将反映存储单元上电流大小的电压信号引入振荡环；

所述获取单元获取振荡环的实际频率以判断存储单元是否存在故障。

10.如权利要求6至9中任一项所述的测试方法，其特征在于，所述测试信号为全“0”、全“1”，或“1”、“0”相间的测试图形。

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