CN103258071B - 具有可编程m和b参数的基准生成器及其使用方法 - Google Patents

Abstract

本发明涉及一种具有可编程M和B参数的基准生成器及其使用方法。一种电路包括第一生成器，其可操作以生成包括电源电压的一部分的第一电压。所述电路还包括第二生成器，其可操作以生成第二电压。所述电路还包括混合器和缓冲器电路，其可操作以输出包括所述第一和第二电压之和的基准电压。

Description

具有可编程M和B参数的基准生成器及其使用方法

技术领域

本发明涉及基准生成器系统，更具体地说，涉及具有可编程m和b参数的基准生成器及其使用方法。

背景技术

在读出动态随机存取存储器（DRAM）存储单元时，必须在为“1”和“0”数据类型的读出电平之间生成基准电压以供差分读出。更具体地说，可以设置基准电压VREF的电平以便在“1”和“0”数据类型之间平衡信号裕度。例如，如果混合“0”和“1”电平并使用一半电平（half-level）来读出DRAM数据类型，则可以使用基准单元。然而，此方案可能缺少有效、可预测的信号裕度测试。此外，由于“1”数据类型可能需要用于保持的额外漏电裕度，因此用于读出DRAM数据类型的一半电平可能不是最佳的。

在另一个实例中，可以使用线性分压器生成等于位线电源的一部分（fraction）的VREF电平，并且可以使用该部分VREF电平对基准单元电容器预先充电。在DRAM的读取操作期间，通过基准单元存取晶体管将VREF电平耦合到基准位线。在嵌入式DRAM（eDRAM）设计中，VREF电平可以随着例如1至1.8伏特（V）的电源电压而缩放。

然而，绝缘硅（SOI）eDRAM可被设计为具有浮体单元器件，其在高电源电压时易受增大的次临界漏电的影响，这是由于浮体单元器件的充电所致。更具体地说，这种增大的次临界漏电可能由于浮体单元器件中的漏极和主体端之间以及源极和主体端之间的结点漏电效应所致。例如，当位线为高（例如，包括向另一个地址的写回）时，结点漏电可能在浮体单元器件中产生主体电压。这会降低浮体单元器件的阈值电压，并增大浮体单元器件中的漏电。

此外，当结点漏电和次临界漏电随着较高的电源电压而增加时，基准电压和“0”数据类型的电压之间的裕度可能降低。“1”数据类型的电压电平由单元字线电平限制，因此尽管较高的电源电压增加“0”裕度，但较高的电源电压不会增加基准电压和“1”数据类型的电压之间的裕度。此外，当电源电压增加时，与电源电压成比例地缩放基准电压可能降低“1”裕度，即使所述缩放可能改进“0”裕度。

相应地，本领域需要克服上述缺点和限制。

发明内容

在本发明的第一方面，提供了一种电路，所述电路包括第一生成器，其可操作以生成包括电源电压的一部分的第一电压。所述电路还包括第二生成器，其可操作以生成第二电压。所述电路还包括混合器和缓冲器电路，其可操作以输出包括所述第一和第二电压之和的基准电压。

在本发明的另一方面，提供了一种包括动态随机存取存储器（DRAM）的电路，所述电路包括基准生成器，其可操作以生成基准电压，所述基准电压包括加到直流（DC）电压上的电源电压的一部分，所述基准电压被置于所述DRAM的1和0数据类型的信号电压的中央。所述电路还包括读出放大器，其可操作以根据所述基准电压和相应信号电压之间的差读出所述1和0数据类型。

在本发明的又一方面，提供了一种有形地包含在机器可读存储器中以便设计、制造或测试集成电路的设计结构，所述设计结构包括第一生成器，其可操作以生成包括电源电压的一部分的第一电压。所述设计结构还包括第二生成器，其可操作以生成第二电压。所述设计结构还包括混合器和缓冲器电路，其可操作以输出包括所述第一和第二电压之和的基准电压。

在本发明的又一方面，提供了一种优化半导体器件收率和性能的方法，所述方法包括定义半导体器件中的1和0数据类型的信号电压。所述方法还包括针对要由所述半导体器件使用的基准电压内插最佳拟合线，所述基准电压包括加到直流（DC）电压上的电源电压的一部分，以及所述最佳拟合线被置于所述信号电压的中央并包括斜率和截距。

在本发明的又一方面，提供了一种在计算机辅助设计系统中用于生成具有可编程m和b参数的基准生成器的功能设计模型的方法，所述方法包括生成第一生成器的功能表示，所述第一生成器可操作以生成包括电源电压的一部分的第一电压。所述方法还包括生成第二生成器的功能表示，所述第二生成器可操作以生成第二电压。所述方法还包括生成混合器和缓冲器电路的功能表示，所述混合器和缓冲器电路可操作以输出包括所述第一和第二电压之和的基准电压，所述基准电压被置于动态随机存取存储器（DRAM）的1和0数据类型的信号电压的中央。所述方法还包括生成读出放大器的功能表示，所述读出放大器可操作以根据所述基准电压和相应信号电压之间的差读出所述1和0数据类型。

在本发明的另一方面，提供了一种有形地包含在机器可读存储介质中以便设计、制造或测试集成电路的设计结构。所述设计结构包括本发明的电路。在另一实施例中，在机器可读数据存储介质上编码的硬件描述语言（HDL）设计结构包括当在计算机辅助设计系统中处理时，生成本发明的电路的计算机可执行表示的元件。在再一实施例中，提供一种在计算机辅助设计系统中用于生成本发明的电路的功能设计模型的方法。所述方法包括生成本发明的电路的结构元素的功能表示。

附图说明

在以下详细说明中，通过本发明的示例性实施例的非限制实例，参考示出的多个附图描述本发明，这些附图是：

图1是根据本发明的各方面的具有可编程m和b参数的基准生成器的示例性示意图；

图2是根据本发明的各方面的图1中的基准生成器的M生成器的示例性示意图；

图3是根据本发明的各方面的图1中的基准生成器的B生成器的示例性示意图；

图4是根据本发明的各方面的图1中的基准生成器的混合器/缓冲器的示例性示意图；

图5是根据本发明的各方面的与施加电压（Vdd）、基准电压（Vrefx）和周期时间有关的嵌入式动态随机存取存储器（eDRAM）的通过和失败区域的示例性波形图；

图6是根据本发明的各方面的与具有不同m和b参数的施加电压（VBLH）有关的基准电压（VREFX）的示例性波形图；

图7是根据本发明的各方面的包含具有可编程m和b参数的基准生成器的动态随机存取存储器（DRAM）的示例性示意图；

图8是根据本发明的各方面的用于优化器件收率的示例性流程；以及

图9是用于半导体设计、制造和/或测试的设计过程的流程图。

具体实施方式

本发明涉及基准生成器系统，更具体地说，涉及具有可编程m和b参数的基准生成器及其使用方法。更具体地说，在各实施例中，本发明包括可以生成理想基准电压的基准生成器，该理想基准电压大约处于例如嵌入式动态随机存取存储器（eDRAM）和其它可能需要基准电压的半导体器件的“0”和“1”数据类型的信号电压的中间。即，基准生成器可以使基准电压居中，即，使基准电压和“0”信号电压之间的裕度以及基准电压和“1”信号电压之间的裕度基本上相等。这可以通过作为电源电压Vdd的线性函数（具有非零y截距）生成基准电压VREF来实现。更具体地说，在各实施例中，可以根据以下方程式确定基准电压VREF：

VREF=m*Vdd+b（1）

其中m是d(VREF)/d(Vdd)或基准电压VREF相对于电源电压Vdd的斜率，b是基准电压VREF在电源电压Vdd为0（Vdd=0）处的预定截距。

有利地，使用此基准电压VREF，设备收率和可靠性可以超过常规系统。此外，此理想基准电压VREF可以为半导体器件（例如，eDRAM）的“0”和“1”数据类型的信号电压提供足够的压差裕度。因此，半导体器件可以正确地读出这些数据类型，从而增加半导体器件对由于漏电导致的错误的免疫力。

图1是根据本发明的各方面的具有可编程m和b参数的基准生成器100的示例性示意图。更具体地说，在各实施例中，基准生成器100可以包括M生成器105、B生成器110、混合器/缓冲器115以及带隙基准生成器120。M生成器105可以包括在节点VSUM处生成输出电压（例如，m电压）的电路，所述输出电压是位线电压（例如，电源电压VBLH）的一部分（m）。B生成器110可以包括生成可调输出电压（例如，b电压）的电路，所述可调输出电压可以加到节点VSUM处的输出电压并且可以与电源电压VBLH无关。

在各实施例中，混合器/缓冲器115可以包括加法电路，其将节点VSUM处来自M生成器105的输出电压和来自B生成器110的可调输出电压相加。混合器/缓冲器115可以根据来自M生成器105和B生成器110的相加后的输出电压，进一步输出缓冲后的低基准电压VXL和缓冲后的高基准电压VXH。例如，在各实施例中，缓冲后的低基准电压VXL可以包括本发明的理想基准电路VREF，其中VREF=m*VBLH+b，这可以是基准电压VREF的下限。缓冲后的高基准电压VXH可以包括理想基准电路VREF连同约为25毫伏（mV）的附加偏移电压（尽管本发明构想了其它电压），这可以是基准电压VREF的上限。可以将缓冲后的低基准电压VXL和缓冲后的高基准电压VXH输出到调压器，所述调压器需要较高和较低的电压值来确定可接受的调节范围。

根据本发明的另一方面，M生成器105、B生成器110和混合器/缓冲器115均可以通过使能信号电压EANBLE被使能。M生成器105、B生成器110及其生成的输出电压可以分别通过数字代码或字FTMVREFM<3:0>和FTMVREFB<2:0>控制。带隙基准生成器120可以生成要输入到M生成器105、B生成器110和混合器/缓冲器115中的附加电压。更具体地说，在各实施例中，带隙基准生成器120可以生成n型场效应晶体管（NFET）电流源镜像电压NBIAS（例如，约为450mV）、b生成器带隙基准电压VBGR_F以及p型场效应晶体管（PFET）电流源镜像电压VCMP。这些基准电源NBIAS、VBGR_F和VCMP可以分别由M生成器105、B生成器110和混合器/缓冲器115使用以生成基准电压VREF。

图2是根据本发明的各方面的图1中的M生成器105的示例性示意图。更具体地说，在各实施例中，M生成器105可以包括使能晶体管T35和T25、分压器205、运算放大器（op-amp）210、可选择的电阻器电路215、补偿电容器C0、供电电路220、反相器225A和225B以及电阻器R13。使能晶体管T35和T25可以通过使能信号电压ENABLE导通或关断。例如，使能晶体管T35和T25可以接收较宽范围的电压值并在高电压值时关断。在其关断状态（例如，测试模式）下，使能晶体管T35和T25可以通过禁用从电源电压VBLH到分压器205和供电电路220的电流路径来禁用M生成器105。

在各实施例中，分压器205可以包括与使能晶体管T35串联连接的电阻器R11，以及与电阻器R11和地串联连接的电阻器R12。分压器205可以将电源电压VBLH向下分压至节点VBL6处的分压后的电压，其是被选择用于适合运算放大器210的共模范围的电压电平。例如，在各实施例中，电阻器R11可以包括约为13千欧（kΩ）的值，并且电阻器R12可以包括约为20千欧的值。这些电阻器R11和R12可以将电源电压VBLH向下分压至原始电源电压VBLH的约60%，例如，将约为1V的电源电压VBLH向下分压至约为0.6V。本领域的技术人员将理解，这些电阻和电压值仅为示例性的，并且本发明可以构想其它电阻和电压值。

根据本发明的其他方面，可以将节点VBL6处的分压后的电压输入到运算放大器210的基准输入端REF（例如，反相输入端）。运算放大器210还包括可以耦合到节点VRDC_CLONE的非反相输入端IN，节点VRDC_CLONE还将供电电路220连接到可选择的电阻器电路215。运算放大器210、供电电路220和可选择的电阻器电路215被排列成负反馈环路，并且运算放大器输出OUT控制电流源电路220中的PFET晶体管的栅极电压。通过负反馈环路的操作，运算放大器210调整节点CNT_VRDC处的PFET栅极控制电压，以便供电电路220提供足够的电流以在节点VRDC_CLONE上形成电压，此电压基本上等于在运算放大器输入节点REF上存在的VBL6电压。运算放大器210可以通过使能信号电压ENABLE开启或关闭，并且可以接收提供电源电流以操作运算放大器210的基准电源NBIAS。

在各实施例中，可选择的电阻器电路215可以包括与节点VRDC_CLONE和地串联连接的镇流电阻器R3。镇流电阻器R3“始终开启”以设置从节点VRDC_CLONE到地的最大电阻。可选择的电阻器电路215还可以包括经由晶体管T6<0:1>和T0<0:1>与节点VRDC_CLONE和地串联连接的电阻器R5。此外，电阻器R6经由晶体管T11和T1与节点VRDC_CLONE和地串联连接。电阻器R7经由晶体管T13和T2与节点VRDC_CLONE和地串联连接。电阻器R9经由晶体管T18和T4与节点VRDC_CLONE和地串联连接。例如，电阻器R3、R5、R6、R7和R9的值可以分别约为58千欧、29千欧、58千欧、116千欧和232千欧，然而本发明构想了其它电阻值。

根据本发明的其他方面，可选择的电阻器电路215可以用于将电流水平设置到节点VRDC_CLONE中。在每个选定电流水平，运算放大器210将调整CNT_VRDC电压电平以使节点VRDC_CLONE上的电压与节点VBL6处的分压后的电压基本上相等。节点VRDC_CLONE中的电流水平可以包括在大约10微安（μA）至大约50微安范围内的值。更具体地说，在各实施例中，可以选择电阻器R5、R6、R7和R9中的每一个以影响（例如，减少或增加）节点VRDC_CLONE中的电流水平。为了选择电阻器R5、R6、R7和R9中的至少一个，可以设置数字代码FTMVREFM<3:0>的相应数字位。即，可以设置数字位FTMVREFM<3>、FTMVREFM<2>、FTMVREFM<1>和FTMVREFM<0>以便分别选择电阻器R5、R6、R7和R9。

更具体地说，在各实施例中，反相器225A和225B可以将数字代码FTMVREFM<3:0>转换为相应的模拟控制信号电压VREFM_C<3:0>和VREFM_T<3:0>。在被设置时，这些模拟控制信号电压VREFM_C<3:0>和VREFM_T<3:0>可以分别使晶体管T6<0:1>、T0<0:1>、T11、T1、T13、T2、T16和T4导通。当晶体管T6<0:1>、T0<0:1>、T11、T1、T13、T2、T16和T4导通时，可以选择相应的电阻器R5、R6、R7和R9（例如，连接到地），以便电阻器R5、R6、R7和R9可以影响节点VRDC_CLONE中的电流。当选择电阻器R5、R6、R7和R9中的更多电阻器时，节点VRDC_CLONE中的电流水平将增大。当选择电阻器R5、R6、R7和R9中的更少电阻器时，节点VRDC_CLONE中的电流水平将减小。

根据本发明的其他方面，无论多少电流流入节点VRDC_CLONE中，运算放大器210都定义栅极控制电压以控制供电电路220中的PFET电流源，以便节点VRDC_CLONE上的电压基本上等于节点VBL6处的电压。可以包括补偿电容器C0以便针对由运算放大器210、供电电路220和可选择的电阻器电路215形成的负反馈环路维持足够的相位裕度以确保AC稳定性，即，防止振荡并允许与M生成器105关联的电压和电流变成DC稳定状态。

在各实施例中，供电电路220可以包括晶体管T42、T44、T45、T46、T63、T64、T65和T66，它们例如可以是具有中等沟道长度（例如，约为490纳米）的PFET。晶体管T42、T45、T65和T63可以串联堆叠，并且可以是生成被导入节点VRDC_CLONE中的第一电流的第一电流源220A。晶体管T44、T46、T66和T64可以串联堆叠，并且可以是与第一电流源220A相同的第二电流源220B，因为第二电流源220B也生成与节点VRDC_CLONE中的电流水平成比例的第二电流。

根据本发明的其他方面，与第一电流源220A相比，第二电流源220B可以将第二电流导入节点DRAIN_M中。尽管第一电流源220A和第二电流源220B在此均被示为包括四个串联堆叠的晶体管，但本领域的技术人员将理解，第一电流源220A和第二电流源220B均可以包括任意数量的晶体管以生成更加线性的电流。例如，第一电流源220A和第二电流源220B均可以包括单个晶体管，其具有较长沟道长度（例如，约为2微米）或提供基本上平坦的饱和区域的任何长度。

在各实施例中，供电电路220还可以包括晶体管T67和T68（例如可以是PFET）以便在高到低电流范围内改进第一电流源220A和第二电流源220B的工作。更具体地说，在各实施例中，晶体管T42、T44、T45、T46、T63、T64、T65和T66可能对低电流水平处的阈值电压失配很敏感，因为过驱动（overdrive）降低。相应地，在高电流模式范围内，晶体管T67和T68可以充当分流器件以使晶体管T42、T44、T45和T46分流或短路，从而增加第一电流源220A和第二电流源220B的有效PFET宽度。相反，在低电流模式范围内，关断分流晶体管T67和T68，从而导致由于包括晶体管T42、T44、T45和T46而降低有效PFET宽度。协调分流晶体管T67和T68的导通和关断，以便当供电电路220在低电流模式范围内时，低的有效PFET宽度发挥作用。这可以进一步降低阈值电压失配在所有晶体管T42、T44、T45、T46、T63、T64、T65和T66中的影响，并可以强制剩余的有效运行的晶体管以较高过驱动执行功能。可以通过高范围模拟控制信号电压VREFM_C<3>操作（例如，导通或关断）晶体管T67和T68，以便例如当数字代码FTMVREFM<3:0>分别为0、0、0和0时，针对低数字-模拟（DAC）范围增加晶体管T44、T45、T46、T63、T64、T65和T66的过驱动。

根据本发明的其他方面，供电电路220还可以包括与节点DRAIN_M和节点VSUM串联连接的电阻器R19。电阻器R19可以调制节点DRAIN_M（例如，晶体管T64的漏极）处的电压电平，以便改进电流源220A和220B之间的电流线性度。供电电路220可以在节点VSUM处以及跨电阻器R13生成输出电压（例如，m电压）。节点VSUM处的此输出电压或m电压可以包括大约0.1*VBLH至大约0.475*VBLH之间的范围，然而本发明可以构想其它范围和电压值。供电电路220可以生成包括大约0.1*X至大约0.475*X的范围的输出电压，其中X是M生成器105中的输入电压，然而本发明可以构想其它范围和电流值。

图3是根据本发明的各方面的图1中的B生成器110的示例性示意图。更具体地说，在各实施例中，B生成器110可以包括使能晶体管T3、运算放大器（op-amp）305、可选择的电阻器电路310、补偿电容器C1、供电电路315以及反相器320A和320B。使能晶体管T3可以通过使能信号电压ENABLE被导通或关断。在其关断状态下，使能晶体管T3可以通过禁用从电源电压VBLH到供电电路315的电流路径来禁用B生成器110。

在各实施例中，可以将来自图1中的带隙基准生成器120的基准电源VBGR_F输入到运算放大器305的基准输入端REF（例如，反相输入端）。基准电源VBGR_F可以包括稳定的直流（DC）电压，其值在大约0.5伏至大约0.7伏的范围内，然而本发明可以构想其它范围和电压值。运算放大器305还包括可以耦合到节点VBGR_CLONE的非反相输入端IN，节点VBGR_CLONE还将供电电路315连接到可选择的电阻器电路310。运算放大器305、供电电路315和可选择的电阻器电路310被排列成负反馈环路，并且运算放大器输出OUT控制供电电路315中的PFET晶体管的栅极电压。通过负反馈环路的操作，运算放大器305调整节点CNTL_VBGR处的PFET栅极控制电压，以便供电电路315提供足够的电流以在节点VBGR_CLONE上形成电压，此电压基本上等于在运算放大器输入节点REF上存在的VBGR电压。运算放大器305可以通过使能信号电压ENABLE导通或关断，并且可以接收提供电源电流以运行运算放大器305的基准电源NBIAS。

根据本发明的其他方面，可选择的电阻器电路310可以包括与节点VBGR_CLONE和地串联连接的镇流电阻器R21。镇流电阻器R21“始终开启”以设置从节点VBGR_CLONE到地的最大电阻。可选择的电阻器电路310还可以包括经由晶体管T9和T16与节点VBGR_CLONE和地串联连接的电阻器R14。此外，电阻器R15经由晶体管T8和T15与节点VBGR_CLONE和地串联连接。电阻器R16经由晶体管T7和T14与节点VBGR_CLONE和地串联连接。例如，电阻器R21、R14、R15和R16的值可以分别约为192千欧、48千欧、96千欧和192千欧，然而本发明构想了其它电阻值。

在各实施例中，可选择的电阻器电路310可以用于将电流水平设置到节点VBGR_CLONE中，以使基准电源VBGR_F与节点VBGR_CLONE处的电压相等。更具体地说，在各实施例中，可以选择电阻器R14、R15和R16中的每一个以影响（例如，减少）节点VBGR_CLONE处的电流水平。在每个选定电流水平，运算放大器305调整CNTL_VBGR电压电平以使节点VBGR_CLONE上的电压与输入电源电压VBGR_F基本上相等。节点VRDC_CLONE中的电流水平可以包括在大约25微安（μA）至大约200微安范围内的值。更具体地说，在各实施例中，可以选择电阻器R14、R15和R16中的每一个以影响（例如，减少或增加）节点VBGR_CLONE中的电流水平。为了选择电阻器R14、R15和R16中的至少一个，可以设置数字代码FTMVREFB<2:0>的相应数字位。即，可以设置数字位FTMVREFB<2>、FTMVREFB<1>和FTMVREFB<0>以便分别选择电阻器R14、R15和R16。

更具体地说，在各实施例中，反相器320A和320B可以将数字代码FTMVREFB<2:0>转换为相应的模拟控制信号电压VREFB_C<2:0>和VREFB_T<2:0>。在被设置时，这些模拟信号电压VREFB_C<2:0>和VREFB_T<2:0>可以分别使晶体管T9、T16、T8、T15、T7和T14导通。当晶体管T9、T16、T8、T15、T7和T14导通时，可以选择相应的电阻器R14、R15和R16（例如，连接到地），以便电阻器R14、R15和R16可以影响节点VBGR_CLONE中的电流。当选择电阻器R14、R15和R16中的更多电阻器时，节点VBGR_CLONE中的电流水平将增大。当选择电阻器R14、R15和R16中的更少电阻器时，节点VBGR_CLONE中的电流水平将减小。

根据本发明的其他方面，无论多少电流流入节点VBGR_CLONE中，运算放大器305都定义栅极控制电压以控制供电电路315中的PFET电流源，以便节点VBGR_CLONE上的电压基本上等于节点VBGR_F上的电压。可以包括补偿电容器C1以便针对由运算放大器305、可选择的电阻器电路310和供电电路315形成的负反馈环路维持足够的相位裕度以确保AC稳定性，即，防止振荡并允许与B生成器110关联的电压和电流变成DC稳定状态。

在各实施例中，供电电路315可以包括晶体管T48、T49、T51、T52、T55、T56、T57、T58、T59、T60、T61和T62，它们例如可以是具有中等沟道长度（例如，约为490纳米）的PFET。晶体管T58、T56、T48、T51、T60和T61可以串联堆叠，并且可以是生成被导入节点CNTL_VBGR中的第一电流的第一电流源315A。晶体管T57、T55、T49、T52、T59和T62可以串联堆叠，并且可以是与第一电流源315A相同的第二电流源315B，因为第二电流源315B也生成与节点CNTL_VBGR中的电流水平成比例的第二电流。

根据本发明的其他方面，与第一电流源315A相比，第二电流源315B可以反映节点DRAIN_B中的第二电流。尽管第一电流源315A和第二电流源315B在此均被示为包括六个串联堆叠的晶体管，但本领域的技术人员将理解，第一电流源315A和第二电流源315B均可以包括两个或更多个晶体管以生成更加线性的电流。例如，第一电流源315A和第二电流源315B均可以包括两个晶体管，其具有较长沟道长度（例如，约为2微米）或提供基本上平坦的饱和区域的任何长度。然后将调整较长沟道长度晶体管的宽度，以便满足B生成器110的电流要求。

在各实施例中，供电电路315还可以包括晶体管T69和T70（例如可以是PFET）以便在高到低电流范围内改进第一电流源315A和第二电流源315B的工作。更具体地说，在各实施例中，晶体管T48、T49、T51、T52、T55、T56、T57、T58、T59、T60、T61和T62可能对低电流水平处的阈值电压失配很敏感，因为过驱动降低。相应地，在高电流模式范围内，在节点CNTL_VBGR的低电流水平处，晶体管T69和T70可以充当分流器件以使晶体管T48、T49、T55、T56、T57和T58分流或短路，从而增加第一电流源315A和第二电流源315B的有效PFET宽度。相反，在低电流模式范围内，关断分流晶体管T69和T70，从而导致由于包括晶体管T48、T49、T55、T56、T57和T58而降低有效PFET宽度。协调分流器件T69和T70的导通和关断，以便当供电电路315在低电流模式范围内时，低的有效PFET宽度发挥作用。

这可以进一步降低阈值电压失配在所有晶体管T48、T49、T51、T52、T55、T56、T57、T58、T59、T60、T61和T62中的影响，并且可以强制剩余的有效运行的晶体管以较高过驱动执行功能。可以通过高范围模拟控制信号电压VREFB_T<2>操作（例如，导通或关断）晶体管T69和T70，以便例如当数字代码FTMVREFB<2:0>分别为1、0和0时，针对低数字-模拟（DAC）范围增加晶体管T51、T52、T59、T60、T61、T62、T48、T49、T55、T56、T57和T58的过驱动。

根据本发明的其他方面，供电电路315还可以包括与节点DRAIN_B和节点VSUM串联连接的电阻器R20。电阻器R20可以调制节点DRAIN_B（例如，晶体管T62的漏极）处的电压电平以偏置其漏极电压，以便改进电流源315A和315B之间的电流匹配。供电电路315可以生成附加输出电压（例如，b电压），此电压加到图1中来自M生成器105的已经在节点VSUM处以及跨电阻器R13的输出电压（例如，m电压）。此b电压可以包括大约25毫伏至大约175毫伏的范围，然而本发明可以构想其它范围和电压值。

图4是根据本发明的各方面的混合器/缓冲器115的示例性示意图。更具体地说，在各实施例中，混合器/缓冲器115可以包括使能晶体管T31和T32、运算放大器（op-amp）405、下拉器件410、晶体管T74<0:1>和T85<0:1>以及输出电阻器R24。使能晶体管T31和T32可以通过使能信号电压ENABLE导通或关断。在其关断状态下，使能晶体管T31和T32可以通过禁用来自电源电压Vdd的电流路径来禁用混合器/缓冲器115。

在各实施例中，可以将节点VSUM处的输出电压（其是分别来自M生成器105和B生成器110的m电压和b电压之和）输入到运算放大器405的基准输入端REF（例如，反相输入端）。运算放大器405可以被配置为单位增益缓冲放大器，其包括运算放大器405的非反相输入端IN的负反馈输入。运算放大器405的负反馈环路还可以包括运算放大器405的输出端OUT（在节点CNTL_VXL处），其连接到下拉器件410中的NFET器件T23和T24的栅极。运算放大器405可以通过使能信号电压ENABLE导通或关断，并且可以接收提供电源电流以运行运算放大器405的基准电源NBIAS。

根据本发明的其他方面，由于运算放大器405被配置为单位增益缓冲放大器，因此运算放大器405可以在节点VXL处输出基本上等于节点VSUM处的输入电压的输出电压。晶体管T74<0:1>可以包括与电源电压Vdd和使能晶体管T31串联连接的PFET。在其栅极，晶体管T74<0:1>可以接收PFET电流源控制电压VCMP，此电压可能比电源电压Vdd大约小400毫伏，然而本发明构想了其它电压值。PFET电流源控制电压VCMP可以控制晶体管T74<0:1>以便为下拉器件410提供电流。借助通过连接运算放大器405、下拉器件410和晶体管T74建立的负反馈环路，将输出电压VXL控制为基本上等于输入电压VSUM。

根据本发明的其他方面，晶体管T85<0:1>可以包括与电源电压Vdd和使能晶体管T32串联连接的PFET。在其栅极，晶体管T85<0:1>可以接收PFET电流源控制电压VCMP，此电压可以控制晶体管T85<0:1>以便向节点VXH强加偏置电流（例如，约为25毫安）。此偏置电流在节点VXH处建立附加DC偏移电压（例如，约为25毫伏），以便节点VXH包括节点VXH处的电压电平加上所述附加DC偏移电压。节点VXH和VXL处的电压电平产生跨输出电阻器R24的期望电压偏移（例如，压差）。例如，用于在eDRAM中设置基准电压VREF的高和低范围界限的期望电压偏移可以包括在大约20毫伏至大约40毫伏范围内的值，然而本发明可以构想其它范围和电压值。

图5是根据本发明的各方面的与施加（电源）电压（Vdd）、基准电压（Vrefx）和周期时间有关的特定嵌入式动态随机存取存储器（eDRAM）的通过和失败区域的示例性波形图500。更具体地说，在各实施例中，波形图500包括可以表示与以伏（V）为单位的施加电压有关的eDRAM的“0”数据类型的以毫伏（mV）为单位的信号电压的曲线505，以及表示与施加电压有关的eDRAM的“1”数据类型的信号电压的曲线510。曲线505的“0”信号电压还可以与以纳秒（ns）为单位的eDRAM周期时间有关，并且例如可以在较快周期时间上具有较高值。曲线510的“1”信号电压还可以与eDRAM周期时间有关，并且例如可以在较快周期时间上具有较低值。

在各实施例中，波形图500还可以包括通过区域515，该区域指示基准生成器（例如，图1中的基准生成器100）的基准电压所通过的区域，或者可以是产生与曲线505和510的“0”或“1”数据电压的压差裕度的值。例如，可抽取并使用通过区域515中传统系统的基准电压520来设计公知的基准生成器。基准电压520可以由分压器生成，并且可根据方程式Vref=0.35*Vdd来确定。参考电压520可产生包含与曲线505和510的“0”和“1”数据电压的压差裕度的值。eDRAM可以读出这些压差裕度，以确定其单元具有“0”还是“1”数据类型，例如，确定压差裕度大于还是小于预定阈值。

但是，此类压差裕度不足以（例如，不足够大）使eDRAM根据基准电压和信号电压检测出“0”和“1”数据类型。例如，基准电压520可以在施加电源电压值为“低”的区域525处夹断（pinch）曲线505的“0”数据电压（例如，与其之间没有足够的裕度或没有任何裕度）。在另一实例中，基准电压520可以在施加电源电压值为“高”的区域530处夹断曲线510的“1”数据电压。此外，电气噪声和其它因素可以进一步减小基准电压520与“0”和/或“1”数据电压之间的压差裕度，从而在区域525和530处夹断压差裕度，并且eDRAM无法再读出“0”和“1”数据类型。

在各实施例中，可抽取并使用最佳拟合基准电压535（而非基准电压520）来设计根据本发明的各方面的基准生成器（例如，基准生成器100）。例如，最佳拟合基准电压535可以根据方程式Vref=0.2*Vdd+0.13V来确定。也就是说，最佳拟合基准电压535可以置于曲线505和510的“0”和“1”数据电压之间的大约一半或中央，并且可以具有非零y截距，例如0.13V。更具体地说，最佳拟合基准电压535可以置于最大“0”数据电压和最小“1”数据电压的中央。本领域的技术人员将理解，方程式以及最佳拟合基准电压535的电压仅作为示例，本发明可以构想其它方程式和电压。有利地，最佳拟合基准电压535可以提供与“0”和“1”数据类型的信号电压的足够压差裕度，以便eDRAM可以读出这些数据类型。

图6是根据本发明的各方面的与具有不同m和b参数的施加位线电压（VBLH）有关的基准电压（VREFX）的示例性波形图600。更具体地说，在各实施例中，波形图600可以包括表示与以伏特（V）为单位的位线电源电压有关的以伏特为单位的基准电压的曲线605。曲线605的基准电压可以包括斜率参数m的十二种变化，其范围介于大约0.15至大约0.425之间，并且包括值约为200毫伏的参数b。

在各实施例中，波形图600还包括表示与以伏特为单位的位线电源电压有关的以V为单位的基准电压的曲线610。曲线610的基准电压可以包括斜率参数m的十二种变化，其范围介于大约0.15至大约0.425之间，并且包括值约为25毫伏的参数b。本领域的技术人员将理解，曲线605和610及其各自的斜率参数m以及参数b仅作为示例，本发明可以构想其它曲线及其各自的参数。在各实施例中，通过斜率参数m的十六种变化，以及参数b的八个电压级别（例如，128个选项），可以找到最佳基准电压，所述最佳基准电压由可熔（例如，可链接）数字-模拟（DAC）控制输入设置，以选择或取消选择本发明的基准生成器（例如，图1中的基准生成器100）中的各电阻器。在各实施例中，DAC控制输入可设为某个值以经由锁存器、寄存器、金属线编程等选择或取消选择各电阻器。

图7是根据本发明的各方面的包含具有可编程m和b参数的基准生成器720的动态随机存取存储器（DRAM）700的示例性示意图。更具体地说，在各实施例中，DRAM700可以包括N行DRAM单元705A、705B、…、以及705N。每行DRAM单元705A、705B、…、以及705N可以包括至少一个与位线原码（BLT）数据位线相连的DRAM单元，以及至少一个与位线补码（BLC）数据位线相连的DRAM单元。DRAM700还可以包括针对相应每行DRAM单元705A、705B、…、以及705N的N个读出放大器（amp）710A、710B、…、以及710N和N个基准（ref）单元715A、715B、…、以及715N。每个读出放大器（amp）710A、710B、…、以及710N可以与相应BLT和BLC数据位线相连，并且可以经由相应N个基准（ref）单元715A、715B、…、以及715N与基准生成器720相连。

在操作中，例如，读出放大器710A、710B、…、以及710N可以经由相应BLT和BLC数据位线接收相应DRAM单元705A、705B、…、以及705N的数据电压电平。在各实施例中，这些数据电压电平可以指示将“1”数据类型还是“0”数据类型存储在每个DRAM单元705A、705B、…、以及705N中。为了使读出放大器710A、710B、…、以及710N正确地读出BLT和BLC数据位线上的数据电压电平，在各实施例中，基准生成器720（例如，图1中的基准生成器100）可以生成理想基准电压VREF（例如，VREF=M*VBHL+B）。该理想基准电压VREF被驱动到基准（ref）单元715A、715B、…、以及715N，其中每个基准单元将最终基准电压电平提供给每个相应读出放大器710A、710B、…、以及710N。每个相应读出放大器710A、710B、…、以及710N可以将最终电压电平与BLT和BLC数据位线上的每个数据电压电平进行比较，从而精确地读出相应DRAM单元705A、705B、…、以及705N中存储的数据类型。

图8是根据本发明的各方面的用于优化器件（例如，动态随机存取存储器（DRAM））收率的过程800的示例性流程。图8的步骤例如可以在本领域公知的计算环境中实现。附图中的流程图和框图显示了根据本发明的多个实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

此外，本发明可以采取可从计算机可用或计算机可读介质访问的计算机程序产品的形式，所述介质提供可以被计算机或任何指令执行系统使用或者与其结合使用的程序代码。所述软件和/或计算机程序产品可以在本领域公知的计算环境中实现。为了此说明的目的，计算机可用或计算机可读介质可以是任何能够包含、存储、传送、传播或传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序的装置。所述介质可以是电、磁、光、电磁、红外线、或半导体的系统（或者装置或器件）或传播介质。计算机可读存储介质的例子包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器（RAM）、只读存储器(ROM)、硬磁盘和光盘。目前的光盘例子包括紧凑盘只读存储器(CD-ROM)、紧凑盘读写存储器（CD-R/W）和DVD。

在各实施例中，过程800可以通过本领域公知的计算环境执行。在步骤805，过程开始。在步骤810，可在待测试和优化的半导体器件（例如，DRAM）中设置电源电压Vdd。在各实施例中，电源电压Vdd可在从预定最小电压到预定最大电压的值范围中运行。本领域的技术人员将理解，尽管电源电压Vdd在该实例中是变化的，但是半导体器件的其它参数（例如，温度和运行速度）也可以变化。

在步骤815，可在待测试和优化的半导体器件中设置基准电压VREF。更具体地说，在各实施例中，半导体器件可能需要基准电压VREF才能执行其功能。例如，DRAM可能需要基准电压VREF才能读出其单元中存储的“1”和“0”数据类型。在该实例中，基准电压VREF可设为较高值以精确地读出“1”数据类型，同时可设为较低值以精确地读出“0”数据类型。

在步骤820，半导体器件的存储器测试可以通过设定电源电压Vdd和设定基准电压VREF执行。在各实施例中，存储器测试可定义eDRAM中的“1”和“0”数据类型的信号电压。在步骤825，可以确定半导体器件是否通过存储器测试。例如，当根据设定基准电压VREF精确地读出“1”和“0”数据类型时，DRAM可通过存储器测试。当半导体器件通过存储器测试时，过程返回到步骤815，否则，过程在步骤830处继续。

在步骤830，可记录最小和最大通过基准电压（VREF）。更具体地说，在各实施例中，可记录基准电压VREF的最小值，其中包括与“1”和“0”数据类型的信号电压的足够电压裕度（例如，压差）。还可以记录同一基准电压VREF的最大值。在步骤835，可以确定电源电压Vdd是否是最后一个可设置的电源电压（例如，最大电源电压）。如果电源电压Vdd是最后一个可设置的电源电压，则过程在步骤840继续。否则，过程返回步骤810。

在步骤840，可内插理想基准电压VREF的最佳拟合线。更具体地说，在各实施例中，可通过如图5描述的那样，将最佳拟合线置于“1”和“0”数据类型的信号电压的大约一半或中央处，内插理想基准电压VREF的最佳拟合线。在步骤845，根据理想基准电压VREF的此最佳拟合线，可将最佳拟合线的m和b参数编程到本发明的基准生成器（例如，图1中的基准生成器）中。例如，可以经由基准生成器中的数字-模拟（DAC）位和电阻器之间的熔线将m和b参数编程到基准生成器中，如图1所述。在步骤850，过程结束。

图9是用于半导体设计、制造和/或测试的设计过程的流程图。图9示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程900的方块图。设计流程900包括用于处理设计结构或器件以产生上述以及图1-4和7中示出的设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程900处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程（例如设计、制造或仿真电路、组件、器件或系统）的任何机器。例如，机器可以包括：用于产生掩模的光刻机、机器和/或设备（例如电子束直写仪）、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器（例如，用于对可编程门阵列进行编程的机器）。

设计流程900可随被设计的表示类型而不同。例如，用于构建专用IC（ASIC）的设计流程900可能不同于用于设计标准组件的设计流程900，或不同于用于将设计实例化到可编程阵列（例如，由AlteraInc.或XilinxInc.提供的可编程门阵列（PGA）或现场可编程门阵列（FPGA））中的设计流程900。

图9示出了多个此类设计结构，其中包括优选地由设计过程910处理的输入设计结构920。设计结构920可以是由设计过程910生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构920还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程910处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计（ECAD）生成设计结构920。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构920可以由设计过程910内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图1-4和7中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构920可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言（HDL）设计实体或遵循和/或兼容低级HDL设计语言（例如Verilog和VHDL）和/或高级设计语言（例如C或C++）的其他数据结构。

设计过程910优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图1-4和7中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构（例如设计结构920）的网表980。网表980例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表980可以使用迭代过程合成，其中网表980被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表980可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。

设计过程910可以包括用于处理包括网表980在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件930内并包括一组常用元件、电路和器件，其中包括给定制造技术（例如，不同的技术节点，32纳米、45纳米、90纳米等）的模型、布图和符号表示。所述数据结构类型还可包括设计规范940、特征数据950、检验数据960、设计规则970和测试数据文件985，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程910还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程910中使用的可能机械设计工具和应用的范围。设计过程910还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。

设计过程910采用和结合逻辑和物理设计工具（例如HDL编译器）以及仿真建模工具以便与任何其他机械设计或数据（如果适用）一起处理设计结构920连同示出的部分或全部支持数据结构，从而生成第二设计结构990。

设计结构990以用于机械设备和结构的数据交换的数据格式（例如以IGES、DXF、ParasolidXT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式）驻留在存储介质或可编程门阵列上。类似于设计结构920，设计结构990优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图1-4和7中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构990可以包括在功能上仿真图1-4和7中示出的器件的编译后的可执行HDL仿真模型。

设计结构990还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式（例如以GDSII（GDS2）、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息）。设计结构990可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图1-4和7中示出的器件或结构所需的任何其他数据。设计结构990然后可以继续到阶段995，例如，在阶段995，设计结构990：继续到流片（tape-out），被发布到制造公司、被发布到掩模室（maskhouse）、被发送到其他设计室，被发回给客户等。

上述方法用于集成电路芯片制造。制造者可以以原始晶片形式（即，作为具有多个未封装芯片的单晶片）、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装（例如，引线固定到母板的塑料载体或其他更高级别的载体）或多芯片封装（例如，具有一个或两个表面互连或掩埋互连的陶瓷载体）来安装芯片。在任何情况下，所述芯片然后都作为（a）中间产品（如母板）或（b）最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。

出于示例目的给出了对本发明的各种实施例的描述，但所述描述并非旨在是穷举的或限于所公开的各实施例。在不偏离所描述的实施例的范围和精神的情况下，对于本领域的技术人员而言，许多修改和变化都将是显而易见的。在此使用的术语的选择是为了最佳地解释各实施例的原理、实际应用或对市场中存在的技术的技术改进，或者使本领域的其他技术人员能够理解在此公开的各实施例。

Claims (25)

1.一种电路，包括：

第一生成器，其可操作以生成包括电源电压的一部分的第一电压；

第二生成器，其可操作以生成第二电压；以及

混合器和缓冲器电路，其可操作以输出包括所述第一和第二电压之和的基准电压VREF，以及输出基于所述第一和第二电压之和的缓冲后的低基准电压和缓冲后的高基准电压。

2.根据权利要求1的电路，其中所述第二电压与所述电源电压无关。

3.根据权利要求1的电路，其中所述混合器和缓冲器电路进一步可操作以生成并输出包括所述基准电压和偏移电压之和的所述缓冲后的高基准电压VXH。

4.根据权利要求1的电路，其中可通过相应数字控制字调节所述第一和第二电压。

5.根据权利要求1的电路，其中所述第一生成器包括包含负反馈的运算放大器，并且所述运算放大器可操作以缓冲所述第一电压。

6.根据权利要求5的电路，其中所述第一生成器进一步包括可选择的电阻器电路，其可操作以根据数字控制字将所述第一电压输入所述运算放大器的所述负反馈中。

7.根据权利要求5的电路，其中所述第一生成器进一步包括可操作以根据所述第一电压增加电流线性度的供电电路。

8.根据权利要求1的电路，其中所述第二生成器包括包含负反馈的运算放大器，并且所述运算放大器可操作以缓冲所述第二电压。

9.根据权利要求8的电路，其中所述第二生成器进一步包括可选择的电阻器电路，其可操作以根据数字控制字将所述第二电压输入所述运算放大器的所述负反馈中。

10.根据权利要求8的电路，其中所述第二生成器进一步包括可操作以根据所述第二电压增加电流线性度的供电电路。

11.一种包括动态随机存取存储器DRAM的电路，所述电路包括：

基准生成器，其可操作以生成基准电压，所述基准电压包括加到直流DC电压上的电源电压的一部分，所述基准电压被置于所述DRAM的1和0数据类型的信号电压的中央；以及

读出放大器，其可操作以根据所述基准电压和相应信号电压之间的差读出所述1和0数据类型。

12.根据权利要求11的电路，其中所述电源电压的所述一部分和所述直流电压均可通过相应数字控制字来调节。

13.根据权利要求11的电路，还包括耦合到位线的多个DRAM单元，所述位线可操作以将所述信号电压提供给所述读出放大器。

14.根据权利要求11的电路，还包括耦合到所述基准生成器的基准单元，所述基准单元可操作以将所述基准电压提供给所述读出放大器。

15.根据权利要求11的电路，其中所述基准生成器包括混合器和缓冲器电路，所述混合器和缓冲器电路可操作以：

将所述电源电压的所述一部分加到所述直流电压上以生成所述基准电压；以及

将所述基准电压输出到所述读出放大器。

16.根据权利要求15的电路，其中所述混合器和缓冲器电路包括包含负反馈的运算放大器，并且所述运算放大器可操作以缓冲所述基准电压。

17.根据权利要求15的电路，其中所述混合器和缓冲器电路进一步可操作以生成并输出包括所述基准电压和偏移电压之和的高基准电压。

18.一种有形地包含在机器可读存储器中以便设计、制造或测试集成电路的设计结构，所述设计结构包括：

第一生成器，其可操作以生成包括电源电压的一部分的第一电压；

第二生成器，其可操作以生成第二电压；以及

混合器和缓冲器电路，其可操作以输出包括所述第一和第二电压之和的基准电压，以及输出基于所述第一和第二电压之和的缓冲后的低基准电压和缓冲后的高基准电压。

19.根据权利要求18的设计结构，其中所述设计结构包括网表。

20.根据权利要求18的设计结构，其中所述设计结构作为用于交换集成电路布图数据的数据格式而驻留在存储介质上。

21.根据权利要求18的设计结构，其中所述设计结构驻留在可编程门阵列中。

22.一种优化半导体器件收率和性能的方法，包括：

定义半导体器件中的1和0数据类型的信号电压；以及

针对要由所述半导体器件使用的基准电压内插最佳拟合线，所述基准电压包括加到直流DC电压上的电源电压的一部分，以及所述最佳拟合线被置于所述信号电压的中央并包括斜率和截距。

23.根据权利要求22的方法，还包括经由相应数字控制字来将所述斜率和所述截距编程到所述半导体器件的基准生成器中。

24.一种在计算机辅助设计系统中用于生成具有可编程m和b参数的基准生成器的功能设计模型的方法，所述方法包括：

生成第一生成器的功能表示，所述第一生成器可操作以生成包括电源电压的一部分的第一电压；

生成第二生成器的功能表示，所述第二生成器可操作以生成第二电压；

生成混合器和缓冲器电路的功能表示，所述混合器和缓冲器电路可操作以输出包括所述第一和第二电压之和的基准电压，所述基准电压被置于动态随机存取存储器DRAM的1和0数据类型的信号电压的中央；以及

生成读出放大器的功能表示，所述读出放大器可操作以根据所述基准电压和相应信号电压之间的差读出所述1和0数据类型。

25.根据权利要求24的方法，其中：

所述第二电压与所述电源电压无关；

所述混合器和缓冲器电路进一步可操作以生成并输出包括所述基准电压和偏移电压之和的高基准电压；以及

可通过相应数字控制字来调节所述第一和第二电压。