CN103229229A - 显示装置 - Google Patents

Abstract

本发明提供一种显示装置，能够实现耗电量的降低，而不会引起开口率的下降。通过由像素电极（20）和相对电极（80）夹持而形成液晶电容元件（Clc）。像素电极（20）、第一开关电路（22）的一端、第二开关电路（23）的一端、第二晶体管（T2）的第一端子形成内部节点（N1）。第一开关电路（22）及第二开关电路（23）的另一端与源极线（SL）相连。第二开关电路（23）由晶体管（T1）与二极管（D1）的串联电路构成，并由晶体管（T1）的控制端子、晶体管（T2）的第二端子、及升压电容元件（Cbst）一端来形成输出节点（N2）。升压电容元件（Cbst）的另一端与升压线（BST）相连，晶体管（T2）的控制端子与参考线（REF）相连。二极管（D1）在从源极线（SL）向内部节点（N1）的方向上具有整流作用。

Description

显示装置

技术领域

本发明涉及有源矩阵型显示装置。

背景技术

在移动电话、便携式游戏机等便携式终端中，通常使用液晶显示装置来作为其显示单元。此外，由于移动电话等是由电池来驱动，因此强烈要求降低其耗电量。因此，有时会将时刻、电池余量等需要持续显示的信息显示在反射型子面板中。此外，最近开始要求利用同一个主面板来进行全彩色显示的通常显示和反射型的持续显示。

图38中示出了通常的有源矩阵型液晶显示装置的像素电路的等效电路。此外，图39中示出了m×n像素的有源矩阵型液晶显示装置的电路配置例。另外，ｍ及ｎ均为2以上的整数。

如图39所示，在m根源极线SL1、SL2、...、SLm、与n根扫描线GL1、GL2、...、GLn的各个交点处设有由薄膜晶体管（TFT：Thin Film Transistor）构成的开关元件。图38中，用源极线SL来代表各源极线SL1、SL2、...、SLm，同样地，用标号GL来代表各扫描线GL1、GL2、...、GLn。

如图38所示，液晶电容元件Clc和辅助电容元件Cs经由TFT进行并联连接。液晶电容元件Clc由在像素电极20与相对电极80之间设置了液晶层的层叠结构来构成。相对电极也称为公共（common）电极。

另外，图39中，对于各像素电路，仅简要表示了TFT和像素电极（黑色的矩形部分）。

辅助电容Cs的一端（一个电极）与像素电极20相连，另一端（另一个电极）与辅助电容线CSL相连，使保持在像素电极20上的像素数据的电压稳定。辅助电容Cs具有以下效果：即，对TFT的漏电流、液晶分子所具有的介电常数各向异性所引起的黑显示和白显示下液晶电容元件Clc的电容变动、以及经由像素电极和周边布线间的寄生电容而产生的电压变动等所引起的保持在像素电极上的像素数据的电压变动进行抑制。通过依次对扫描线的电压进行控制，来使一根扫描线所连接的TFT变为导通状态，并以扫描线为单位，将提供给各源极线的像素数据的电压写入相对应的像素电极。

在全彩色显示的通常显示中，即使显示内容为静止图像，也会反复地在每一帧中对同一像素写入相同的显示内容。由此，保持在像素电极上的像素数据的电压被更新，从而将像素数据的电压变动抑制在最小程度，能确保显示高品质的静止图像。

用于驱动液晶显示装置的耗电量大体上被源极驱动器用于驱动源极线的耗电量所支配，大体上由下面的数学式1所示的关系式来表示。数学式1中，P表示耗电量，f表示刷新率（每个单位时间的一帧内进行的刷新动作次数），C表示由源极驱动器所驱动的负载电容，V表示源极驱动器的驱动电压，n表示扫描线数，m表示源极线数。这里，刷新动作是指保持显示内容的同时，经由源极线对像素电极施加电压的动作。

（数学式1）

P∝f·C·V²·n·m

而对于持续显示的情况，由于显示内容是静止图像，因此不一定要在每一帧内更新像素数据的电压。因此，为了进一步减小液晶显示装置的耗电量，降低该持续显示时的刷新频率。但是，若降低刷新频率，则会由于TFT的漏电流而使得保持在像素电极上的像素数据电压产生变动。该电压变动会成为各像素的显示亮度（液晶的透射率）变动，并会以闪烁的形式被观测到。此外，由于各个帧期间内的平均电位也会下降，因此可能会导致得不到足够的对比度等显示质量的下降。

这里，作为在电池余量、时刻显示等静止图像的持续显示时解决因刷新频率降低而引起的显示质量下降的问题并同时实现低耗电量的方法，公开了例如下述专利文献1中所记载的结构。在专利文献1所揭示的结构中，能够进行透射型和反射型这两种功能的液晶显示，另外，在能进行反射型液晶显示的像素区域内的像素电路中具有存储部。该存储部将应当在反射型液晶的显示部中进行显示的信息作为电压信号进行保持。在进行反射型的液晶显示时，像素电路对保持在存储部内的电压进行读取，从而显示该电压所对应的信息。

专利文献1中，上述存储部由SRAM构成，且上述电压信号以静态方式保持，因此不需要进行刷新动作，能同时实现显示质量的维持和低耗电量化。

现有技术文献

专利文献

专利文献1：日本专利特开2007-334224号公报

发明内容

发明所要解决的技术问题

然而，在移动电话等所使用的液晶显示装置中采用上述结构时，除了用于在通常动作时对作为模拟信息的各像素数据的电压进行保持的辅助电容元件以外，还需要在每个像素或者每个像素群中具备用于存储像素数据的存储部。由此，构成液晶显示装置中的显示部的阵列基板（有源矩阵基板）上所需形成的元件数量、信号线数量会增加，故透射模式下的开口率会降低。此外，在同时设置用于对液晶进行交流驱动的极性反转驱动电路和上述存储部的情况下，会进一步导致开口率的降低。若由此因元件数量、信号线数量的增加而导致开口率降低，则通常显示模式下的显示图像的亮度会降低。

此外，对于上述持续显示模式，只设想了2灰阶的情况，但也要求实现能进行多色显示的持续显示模式。然而，如果要利用现有的结构来实现这种显示模式，则所需的存储部数量必然会增加，元件数量、信号线数量也会随之进一步增加。

本发明是鉴于上述问题而完成的，其目的在于提供一种能以低耗电量来防止液晶劣化及显示质量下降、且不会导致开口率下降的像素电路及显示装置，特别是在实现了多色彩的显示模式下，能在抑制元件数量、信号数量增加的同时进行刷新动作。

为解决问题所采用的技术方案

为实现上述目的，在本发明所涉及的像素电路中，

该显示装置具有像素电路阵列，该像素电路阵列包括分别配置在行方向及列方向上的多个像素电路，其特征在于，

所述像素电路包括：显示元件部，该显示元件部包括单位显示元件；内部节点，该内部节点构成所述显示元件部的一部分，并对施加在所述显示元件部上的像素数据的电压进行保持；第一开关电路；第二开关电路；以及控制电路，该控制电路包括第一电容元件，

所述第二开关电路的一端与所述内部节点相连，且所述第二开关电路包括第一晶体管元件与二极管元件的串联电路，

所述控制电路包括所述第一电容元件与第二晶体管元件的串联电路，所述第二晶体管元件的第一端子与所述内部节点相连，所述第二晶体管元件的第二端子与所述第一晶体管的控制端子及所述第一电容元件的一端相连从而形成输出节点，

所述第一开关电路的一端与所述内部节点相连，且所述第一开关电路包括第三晶体管元件，

所述单位显示元件的端子中与所述内部节点相连的端子的相反侧的端子与公共电极相连，

在配置在同一列上的所述像素电路中，所述第一开关电路的另一端、及所述第二开关电路的另一端与公共的数据信号线相连，

在配置在同一行上的所述像素电路中，所述第三晶体管元件的控制端子与公共的扫描信号线相连，

在配置在同一行或同一列上的所述像素电路中，所述第二晶体管元件的控制端子与公共的第一控制线相连，

在配置在同一行或同一列上的所述像素电路中，所述第一电容元件的另一端与公共的第二控制线相连，

该显示装置包括：数据信号线驱动电路，该数据信号线驱动电路分别对所述数据信号线进行驱动；控制线驱动电路，该控制线驱动电路分别对所述第一及第二控制线进行驱动；以及扫描线驱动电路，该扫描线驱动电路分别对所述扫描信号线进行驱动，

所述像素电路阵列内的各像素电路的内部节点能分别对离散的多个电压状态中的一个电压状态进行保持，并利用不同的电压状态来实现多灰阶，

在进行自刷新动作时，即，对于多个所述像素电路，使所述第二开关电路和所述控制电路动作，从而依次改变所执行的对象灰阶，并同时对所述内部节点的电压变动进行补偿时，

所述扫描信号线驱动电路对与所述像素电路阵列内的全部所述像素电路相连的所述扫描信号线施加规定的电压，来使所述第三晶体管元件处于非导通状态，

所述数据信号线驱动电路对所述数据信号线施加刷新输入电压，该刷新输入电压为刷新目标电压与规定的第一调整电压之和，其中，所述刷新目标电压与要执行刷新动作的对象灰阶的电压状态相对应，所述第一调整电压与所述第二开关电路内的电压下降量相对应，

所述控制线驱动电路对所述第一控制线施加刷新基准电压，该刷新基准电压为刷新分离电压与规定的第二调整电压之和，其中，所述刷新分离电压由灰阶比所述对象灰阶低一级的电压状态和所述对象灰阶的电压状态的中间电压来规定，所述第二调整电压与所述第一控制线和所述内部节点的电压下降量相对应，所述控制线驱动电路在该状态下，对所述第二控制线施加规定振幅的升压电压，来使所述输出节点产生经由所述第一电容元件的电容耦合而引起的电压变化，由此，当所述内部节点的电压状态高于所述刷新目标电压时，所述二极管元件会在从所述数据信号线向所述内部节点的方向上变为反向偏置状态，使得所述数据信号线与所述内部节点不会导通，当所述内部节点的电压状态低于所述刷新分离电压时，抑制所述输出节点因所述升压电压的施加而引起的电位变动，来使所述第一晶体管元件变为非导通，使得所述数据信号线与所述内部节点不会导通，当所述内部节点的电压状态在所述刷新分离电压以上、且在所述刷新目标电压以下时，所述二极管元件在从所述数据信号线向所述内部节点的方向上变为正向偏置状态，且所述输出节点的电位变动不会受到抑制，所述第一晶体管元件变为导通状态，从而将所述刷新目标电压提供给所述内部节点，从而对具备表示所述对象灰阶的电压状态的所述内部节点的所述像素电路执行刷新动作，

进一步继续施加所述升压电压，并将所述对象灰阶调高一级，从而使施加在所述第一控制线上的所述刷新基准电压改变，之后使施加在所述数据信号线上的所述刷新输入电压改变，由此来依次对具备表示不同灰阶的电压状态的所述内部节点的所述像素电路执行刷新动作，

在对最低灰阶以外的所有灰阶进行了刷新动作以后，所述控制线驱动电路使施加在所述第一控制线上的电压下降，从而使所有灰阶的第二晶体管元件为非导通，之后停止对所述第二控制线施加所述升压电压，然后使施加在所述第一控制线上的电压上升，从而使所有灰阶的第二晶体管元件导通。

此时优选为，作为所述刷新输入电压，是将因施加在所述第一控制线及所述第二控制线上的电压变动而产生的、由所述第二晶体管元件的寄生电容所引起的所述内部节点及所述输出节点的电位变动量考虑在内，进一步增加了规定的余量电压后得到的电压值。

此外，其特征在于，配置在同一列上的所述像素电路所具备的所述第二开关电路的所述另一端不与公共的所述数据信号线相连，而与公共的电压提供线相连，

由所述控制线驱动电路来分别对各所述电压提供线进行驱动，

在进行所述自刷新动作时，不由所述数据信号线驱动电路对所述数据信号线施加所述刷新输入电压，而由所述控制线驱动电路对所述电压提供线施加所述刷新输入电压。

所述像素电路中，所述第二开关电路也可以包括所述第一晶体管元件、所述二极管元件、及第四晶体管元件的串联电路，该第四晶体管元件的控制端子与所述第二控制线相连。

此外，所述像素电路中，所述第二开关电路也可以包括所述第一晶体管元件、所述二极管元件、及第四晶体管元件的串联电路，

在配置在同一行或同一列上的所述像素电路中，所述第四晶体管元件的控制端子与公共的第三控制线相连，并能通过所述控制线驱动电路来分别对所述第三控制线进行驱动，

在进行所述自刷新动作时，所述控制线驱动电路在对所述第三控制线施加使所述第四晶体管元件处于导通状态的规定电压的状态下，对所述第二控制线施加所述升压电压。

此外，所述像素电路中，所述第二开关电路也可以包括所述第一晶体管元件、所述二极管元件、及第四晶体管元件的串联电路，

在配置在同一行或同一列上的所述像素电路中，所述第四晶体管元件的控制端子与公共的第三控制线相连，并能通过所述控制线驱动电路来分别对所述第三控制线进行驱动，

在进行所述自刷新动作时，所述控制线驱动电路在对所述第二控制线施加所述升压电压的状态下，对所述第三控制线施加使所述第四晶体管元件处于导通状态的规定电压。

另外，在上述各结构中，所述二极管元件可以由栅极及源极相连的MOS晶体管构成。

发明效果

根据本发明的结构，除了通常的写入动作以外，还能执行如下动作（自刷新动作）：即，不经过写入动作，而使显示元件部两端之间的电压的绝对值恢复到上一次写入动作时的值。特别地，根据本发明，能够通过施加一次脉冲电压，来自动地仅对多个像素电路中具备应当恢复为对象灰阶的电压状态的内部节点的像素电路进行刷新，从而能够在内部节点上保持有多值电平的电压状态的状况下进行自刷新动作。

在排列有多个像素电路的情况下，通常按行来执行通常的写入动作。因此，最多需要与所排列的像素电路的行数相对应的次数来对驱动电路进行驱动。

根据本发明的像素电路，能够通过进行自刷新动作来对保持在所配置的多个像素中的每个电压状态统一执行刷新动作。因此，能够大幅减少从刷新动作开始到结束所需的驱动电路的驱动次数，从而能实现低耗电量。

并且，由于无需在像素电路内另外设置SRAM等存储部，因此不会像现有技术那样使开口率降低。

特别地，根据本发明，设想在进行自刷新动作时，伴随着施加在第一控制线及第二控制线上的电压的变动，会产生由晶体管的寄生电容所引起的内部节点的电位变动，并在暂时使第二晶体管元件处于非导通的状态下，停止向第二控制线施加升压电压。由此，预先使各灰阶的像素电路中的内部节点及输出节点的电位稍许下降，之后使施加在第一控制线上的电压上升，从而使两个节点的电位相等。由此，能够通过反复执行自刷新动作，来抑制内部节点在刷新动作结束后因寄生电容而被设定为高于刷新目标电压的电压。

附图说明

图1是表示本发明的显示装置的简要结构的一个示例的框图。

图2是液晶显示装置的局部剖面简要结构图。

图3是表示本发明的显示装置的简要结构的一个示例的框图。

图4是表示本发明的像素电路的基本电路结构的电路图。

图5是表示本发明的像素电路的其它基本电路结构的电路图。

图6是表示本发明的像素电路的其它基本电路结构的电路图。

图7是表示本发明的像素电路中的第一类型的电路结构例的电路图。

图8是表示本发明的像素电路中的第一类型的其它电路结构例的电路图。

图9是表示本发明的像素电路中的第二类型的电路结构例的电路图。

图10是表示本发明的像素电路中的第二类型的电路结构例的电路图。

图11是表示本发明的像素电路中的第二类型的电路结构例的电路图。

图12是表示本发明的像素电路中的第二类型的电路结构例的电路图。

图13是表示本发明的像素电路中的第二类型的电路结构例的电路图。

图14是表示本发明的像素电路中的第二类型的电路结构例的电路图。

图15是表示本发明的像素电路中的第二类型的电路结构例的电路图。

图16是表示本发明的像素电路中的第三类型的电路结构例的电路图。

图17是表示本发明的像素电路中的第三类型的电路结构例的电路图。

图18是表示第一、第三类型的像素电路所进行的实施方式2的自刷新动作的时序图。

图19是表示第一、第三类型的像素电路所进行的实施方式2的自刷新动作的其它时序图。

图20是表示第一、第三类型的像素电路所进行的实施方式2的自刷新动作的其它时序图。

图21是表示第二类型的像素电路所进行的实施方式2的自刷新动作的时序图。

图22是表示第二类型的像素电路所进行的实施方式2的自刷新动作的其它时序图。

图23是表示第一类型的像素电路所进行的实施方式3的自刷新动作的时序图。

图24是表示第二类型的像素电路所进行的实施方式2的自刷新动作的时序图。

图25是表示第二类型的像素电路所进行的实施方式2的自刷新动作的其它时序图。

图26是表示第一类型的像素电路所进行的实施方式3的自刷新动作的其它时序图。

图27是表示第一类型的像素电路所进行的实施方式4的自刷新动作的时序图。

图28是第一类型的像素电路在持续显示模式时的写入动作的时序图。

图29是第二类型的像素电路在进行持续显示模式时的写入动作的时序图。

图30是第二类型的像素电路在进行持续显示模式时的写入动作的时序图。

图31是第三类型的像素电路在进行持续显示模式时的写入动作的时序图。

图32是表示持续显示模式的写入动作与自刷新动作的执行顺序的流程图。

图33是第一类型的像素电路在进行通常显示模式时的写入动作的时序图的一个示例。

图34是第二类型的像素电路在进行通常显示模式时的写入动作的时序图的一个示例。

图35是表示本发明的像素电路的另一个基本电路结构的电路图。

图36是表示本发明的像素电路的另一个基本电路结构的电路图。

图37是表示本发明的像素电路的另一个结构的电路图。

图38是通常的有源矩阵型的液晶显示装置的像素电路的等效电路图。

图39是表示m×n像素的有源矩阵型液晶显示装置的电路配置例的框图。

具体实施方式

下面参照附图，对本发明的像素电路及显示装置的各实施方式进行说明。另外，对于与图38及图39相同的结构要素，标注相同的标号。

[实施方式1]

实施方式1中，对本发明的显示装置（以下简称为“显示装置”）、和构成该显示装置的像素电路进行说明。

《显示装置》

图1示出了显示装置1的简要结构。显示装置1包括有源矩阵基板10、相对电极80、显示控制电路11、相对电极驱动电路12、源极驱动器13、栅极驱动器14、以及后述的各种信号线。在有源矩阵基板10的行方向及列方向上分别配置有多个像素电路2，从而形成像素电路阵列。

另外，图1中，为了避免附图变得复杂，将像素电路2表示为方框。此外，为了明确在有源矩阵基板10上形成有各种信号线，方便起见，将有源矩阵基板10图示在相对电极80的上侧。

本实施方式中，显示装置1能够利用相同的像素电路2来以通常显示模式和持续显示模式这两个显示模式进行画面显示。通常显示模式是以全彩色显示来显示动态图像或者静态图像的显示模式，所利用的透射型液晶显示利用了背光源。另一方面，本实施方式的持续显示模式以像素电路为单位来显示3灰阶以上的多个灰阶，并将三原色（R、G、B）的各个颜色分配给三个相邻的像素电路2。例如，若灰阶数为3灰阶，则显示27色，若为4灰阶，则显示64色。这里，所设想的灰阶数少于通常显示模式时的灰阶数。

另外，在持续显示模式中，进一步将相邻的三个像素电路组合成多个组，从而能利用面积灰阶来增加显示色的数量。另外，本实施方式的持续显示模式是透射型液晶显示和反射型液晶显示中均可利用的技术。

在下面的说明中，为方便起见，将一个像素电路2所对应的最小显示单元称为“像素”，写入各像素电路的“像素数据”在进行三原色（R、G、B）的彩色显示时，成为各色的灰阶数据。在三原色的基础上进一步包含多个灰阶的亮度数据来进行彩色显示时，该亮度数据也包含的像素数据中。

图2是表示有源矩阵基板10与相对电极80的关系的简要剖面结构图，示出了像素电路2的结构要素、即显示元件部21（参照图4）的结构。有源矩阵基板10是透光性的透明基板，例如由玻璃、塑料制成。

如图1所示，有源矩阵基板10上形成有包含各信号线的像素电路2。图2中，以像素电路2的结构要素为代表来示出像素电极20。像素电极20由透光性的透明导电材料制成，例如ITO（铟锡氧化物）。

透光性的相对基板81以与有源矩阵基板10相对的方式设置，且在这两块基板的间隙中保持有液晶层75。两基板的外表面上贴附有偏光片（未图示）。

在两基板的周边部分利用密封材料74来对液晶层75进行密封。相对基板81上以与像素电极20相对的方式形成有由ITO等透光性的透明导电材料制成的相对电极80。该相对电极80形成为单一的膜，并扩展到相对基板81的几乎整个面上。这里，利用一个像素电极20、相对电极80、和夹在它们之间的液晶层75来形成单位液晶显示元件Clc（参照图4）。

此外，背光源装置（未图示）配置在有源矩阵基板10的背面侧，能够从有源矩阵基板10向相对基板81的方向射出光。

如图1所示，有源矩阵基板10的横、纵方向上形成有多个信号线。并且，在纵方向（列方向）上延伸的m根源极线（SL1、SL2、...SLm）、与在横方向（行方向）上延伸的n根栅极线（GL1、GL2、...、GLn）交叉的部位呈矩阵状地形成有多个像素电路2。ｍ及ｎ均为2以上的自然数。此外，用“源极线SL”来代表各源极线，并用“栅极线GL”来代表各栅极线。

这里，源极线SL对应于“数据信号线”，栅极线GL对应于“扫描信号线”。此外，源极驱动器13对应于“数据信号线驱动电路”，栅极驱动器14对应于“扫描信号线驱动电路”，相对电极驱动电路12对应于“相对电极电压提供电路”，显示控制电路11的一部分对应于“控制线驱动电路”。

另外，图1中示出了显示控制电路11、相对电极驱动电路12分别与源极驱动器13、栅极驱动器14分开独立存在的情况，但也可以采用显示控制电路11、相对电极驱动电路12包含在这些驱动器内的结构。

本实施方式中，作为驱动像素电路2的信号线，除上述源极线SL和栅极线GL以外，还包括参考线REF、辅助电容线CSL、以及升压线BST。另外，作为其它结构例，也可能是进一步具备选择线SEL的结构。该情况的显示装置的结构如图3所示。

参考线REF、升压线BST、选择线SEL分别对应于“第一控制线”、“第二控制线”、“第三控制线”，并由显示控制电路11来驱动。此外，辅助电容线CSL对应于“第四控制线”或“固定电压线”，作为一个例子，由显示控制电路11来进行驱动。

图1及图3中，参考线REF、升压线BST、及辅助电容线CSL均以在行方向上延伸的方式设置于各行，各行的布线在像素电路阵列的周边部分相互连接成一根，但也可以分别对各行的布线进行驱动，根据动作模式来施加公共的电压，或者也可以以在列方向上延伸的方式设置于各列。基本上，采用在多个像素电路2中共享使用各参考线REF、升压线BST、及辅助电容线CSL的结构。另外，在进一步具备选择线SEL的情况下，可以和升压线BST相同地进行设置。

显示控制电路11是对后述的通常显示模式及持续显示模式中的各个写入动作、和持续显示模式中的自刷新动作进行控制的电路。

在进行写入动作时，显示控制电路11从外部的信号源接收表示要进行显示的图像的数据信号Dv和时序信号Ct，并基于该信号Dv、Ct，来生成提供给源极驱动器13的数字图像信号DA及数据侧时序控制信号Stc、提供给栅极驱动器14的扫描侧时序控制信号Gtc、提供给相对电极驱动电路12的相对电压控制信号Sec、分别施加在参考线REF、升压线BST、及辅助电容线CSL上的各信号电压、以及如果存在的话施加在选择线SEL上的信号电压，以作为用于在像素电路阵列的显示元件部21（参照图4）中显示图像的信号。

源极驱动器13是受显示控制电路11的控制，从而在进行写入动作及自刷新动作时以规定的时序来对各源极线SL施加规定电压振幅的源极信号的电路。

在进行写入动作时，源极驱动器13基于数字图像信号DA及数据侧时序控制信号Stc，在每一个水平期间（也称为“1H期间”）内生成与数字信号DA所表示的一个显示行的像素值相当的、适合相对电压Vcom的电压电平的电压，来作为源极信号Sc1、Sc2、...、Scm。设想该电压在通常显示模式及持续显示模式下均为多灰阶电压，但在本实施方式中，假设在持续显示模式下的灰阶数较少，作为一个例子，假设为3灰阶（3值）电压。然后，将这些源极信号分别施加在与之对应的源极线SL1、SL2、...、SLm上。

此外，在进行自刷新动作时，源极驱动器13受显示控制电路11的控制，以同一时序对成为对象的像素电路2所连接的所有源极线SL施加同一电压（详细情况将在后面阐述）。

栅极驱动器14是受显示控制电路11的控制，从而在进行写入动作及自刷新动作时以规定的时序来对各栅极线GL施加规定电压振幅的栅极信号的电路。另外，该栅极驱动器14也可以与像素电路2一样，形成在有源矩阵基板10上。

在进行写入动作时，栅极驱动器14基于扫描侧时序控制信号Gtc，从而在数字图像信号DA的各个帧期间内，大致以逐个水平期间依次选择栅极线GL1、GL2、...、GLn，以将源极信号Sc1、Sc2、...、Scm写入各像素电路2。

此外，在进行自刷新动作时，栅极驱动器14受显示控制电路11的控制，以同一时序对成为对象的像素电路2所连接的所有栅极线GL施加同一电压（详细情况将在后面阐述）。

相对电极驱动电路12经由相对电极布线CML来向相对电极80施加相对电压Vcom。本实施方式中，相对电极驱动电路12在通常显示模式及持续显示模式下，使相对电压Vcom在规定的高电平（5V）和规定的低电平（0V）之间交替地进行切换并输出。由此，在高电平和低电平之间切换相对电压Vcom的同时驱动相对电极80，并将其称为“相对AC驱动”。

通常显示模式下的“相对AC驱动”在每一水平期间及每一帧期间内，使相对电压Vcom在高电平和低电平之间进行切换。即，在某一帧期间内，相对电极80和像素电极20间的电压极性会在一前一后的两个水平期间内变化。此外，在同一水平期间内，相对电极80和像素电极20间的电压极性也会在一前一后的两个帧期间内变化。

另一方面，在持续显示模式下，虽然在一个帧期间内维持相同的电压电平，但相对电极80和像素电极20间的电压极性会在一前一后的两个写入动作时变化。

若继续在相对电极80和像素电极20之间施加相同极性的电压，则会在显示画面中产生烧屏（表面烧屏），因此，需要进行极性反转动作，而通过采用“相对AC驱动”，能减少极性反转动作时施加在像素电极20上的电压振幅。

《像素电路》

接着，参照图4～图17对像素电路2的结构进行说明。图4～图6中示出了本发明的像素电路2的基本电路结构。像素电路2的所有电路结构共通，包括：包含单位液晶显示元件Clc的显示元件部21、第一开关电路22、第二开关电路23、控制电路24、以及辅助电容元件Cs。辅助电容元件Cs对应于“第二电容元件”。

另外，图4、图5、图6所示基本电路结构分别示出了包含属于后述的第一～第三类型的基本电路结构的共通的电路结构。单位液晶显示元件Clc如已参照图2所进行的说明那样，故省略其说明。

像素电极20分别与第一开关电路22、第二开关电路23、及控制电路24的一端相连，从而形成内部节点N1。内部节点N1在进行写入动作时，对由源极线SL所提供的像素数据的电压进行保持。

辅助电容元件Cs的一端与内部节点N1相连，另一端与辅助电容线CSL相连。该辅助电容元件Cs是为了能让内部节点N1稳定地保持像素数据的电压而添加设置的。

第一开关电路22的未构成内部节点N1一侧的一端与源极线SL相连。第一开关电路22具备晶体管T3，该晶体管T3起到开关元件的作用。晶体管T3是指控制端子与栅极线相连的晶体管，对应于“第三晶体管元件”。第一开关电路22至少在晶体管T3截止时为非导通状态，源极线SL和内部节点N1间的导通被切断。

第二开关电路23的未构成内部节点N1一侧的一端与源极线SL相连。第二开关电路23由晶体管T1与二极管D1的串联电路构成。另外，晶体管T1是指控制端子与控制电路24的输出节点N2相连的晶体管，对应于“第一晶体管元件”。此外，二极管D1在从源极线SL向内部节点N1的方向上具有整流作用，对应于“二极管元件”。本实施方式中，假设该二极管D1是利用PN结而形成的，但也可以利用肖特基结、MOSFET的二极管连接（漏极或源极与栅极相连的MOSFET）来形成。

以下，将如该图4所示的、第二开关电路23由晶体管T1与二极管D1的串联电路构成且不包含晶体管T4的结构称为第一类型。

与该第一类型不同，如图5及图6所示，构成第二开关电路23的串联电路不仅包含晶体管T1、二极管D1，还可以包含晶体管T4。此时，根据晶体管T4的控制端子所连接的信号线，区分为图5和图6两种类型。在图5所示的像素电路的类型（第二类型）中，具备升压线BST以外的选择线SEL，且该选择线SEL与晶体管T4的控制端子相连。另外，在图6所示的像素电路的类型（第三类型）中，升压线BST与晶体管T4的控制端子相连。另外，第一类型中理所当然不存在选择线SEL。该晶体管T4对应于“第四晶体管元件”。

对于第一类型的情况，如果晶体管T1导通时在二极管D1的两端之间产生导通电压以上的电位差，则第二开关电路23会在从源极线SL向内部节点N1的方向上导通。另一方面，对于第二及第三类型的情况，如果晶体管T1及T4均导通时在二极管D1的两端之间产生导通电压以上的电位差，则第二开关电路23会在从源极线SL向内部节点N1的方向上导通。

控制电路24由晶体管T2与升压电容元件Cbst的串联电路构成。晶体管T2的第一端子与内部节点N1相连，控制端子与参考线REF相连。此外，晶体管T2的第二端子与升压电容元件Cbst的第一端子、及晶体管T1的控制端子相连，从而形成输出节点N2。升压电容元件Cbst的第二端子与升压线BST相连。晶体管T2对应于“第二晶体管元件”。

另外，内部节点N1与辅助电容元件Cs的一端、以及液晶电容元件Clc的一端相连。为了避免标号变得复杂，将辅助电容元件的静电电容（称为“辅助电容”）表示为Cs，并将液晶电容元件的静电电容（称为“液晶电容”）表示为Clc。此时，寄生在内部节点N1上的所有电容、即应当对像素数据进行写入和保持的像素电容Cp大致表示为液晶电容Clc与辅助电容Cs的和（Cp≒Clc+Cs）。

此时，对于升压电容元件Cbst，若将该元件的静电电容（称为“升压电容”）记为Cbst，则进行设定，使得Cbst<<Cp成立。

输出节点N2在晶体管T2导通时，对内部节点N1的电压电平所对应的电压进行保持，而在晶体管T2截止时，即使内部节点N1的电压电平产生变化，也维持初始的保持电压。利用该输出节点N2的保持电压，来控制第二开关电路23的晶体管T1的导通和截止。

上述四种晶体管T1～T4均为形成在有源矩阵基板10上的多晶硅TFT、非晶硅TFT等薄膜晶体管，第一及第二端子中的一个端子相当于漏极电极，另一个端子相当于源极电极，控制端子相当于栅极电极。另外，各晶体管T1～T4可以分别由单个晶体管元件构成，但在对截止时的漏电流进行抑制的需求较高时，也可以将多个晶体管进行串联连接，并共用控制端子。在以下的像素电路2的动作说明中，假定晶体管T1～T4均为N沟道型多晶硅TFT，且阈值电压在2V左右。

此外，二极管D1也和上述晶体管T1～T4相同，形成在有源矩阵基板10上。本实施方式中，该二极管D1利用多晶硅的PN结来实现。

<第一类型>

首先，对第二开关电路23仅由晶体管T1与二极管D1的串联电路所构成的属于第一类型的像素电路进行说明。

此时，如上所述，根据第一开关电路22的结构，设想出图7～图8所示的像素电路2A。

在图7所示的第一类型的像素电路2A中，第一开关电路22仅包括晶体管T3。

这里，图7中，第二开关电路23由二极管D1与晶体管T1的串联电路构成，作为一个例子，示出了晶体管T1的第一端子与内部节点N1相连、晶体管T1的第二端子与二极管D1的阴极端子相连、二极管D1的阳极端子与源极线SL相连的结构例。然而，也可以如图8所示，使该串联电路的晶体管T1与二极管D1的配置互换。此外，也可以采用两个二极管D1之间夹着晶体管T1的电路结构。

<第二类型>

接着，对第二开关电路23由晶体管T1、二极管D1、及晶体管T4的串联电路所构成且晶体管T4的控制端子与选择线SEL相连的属于第二类型的像素电路进行说明。

第二类型中，根据第一开关电路22的结构，设想出图9～图11所示的像素电路2B、和图12～图15所示的像素电路2C。

在图9所示的像素电路2B中，第一开关电路22仅包括晶体管T3。另外，与第一类型相同，也能在第二开关电路23的结构中，实现与二极管D1的配置相对应的变形电路（例如，参照图10、图11）。此外，也可以在这些电路中交换晶体管T1与T4的配置。

在图12所示的像素电路2C中，第一开关电路22由晶体管T3与晶体管T4的串联电路构成。通过变更晶体管T4的配置部位来实现图13那样的变形电路。此外，可以通过具备多个晶体管T4来实现图14那样的变形电路。

另外，如图15所示，也可以实现下面这种变形电路：即，具备晶体管T5来代替第一开关电路22内的晶体管T4，该晶体管T5的控制端子与该晶体管T4的控制端子相连。

<第三类型>

接着，对第二开关电路23由晶体管T1、二极管D1、及晶体管T4的串联电路所构成且晶体管T4的控制端子与升压线BST相连的属于第三类型的像素电路进行说明。

第三类型的各像素电路相对于第二类型的各像素电路而言，将升压线BST作为晶体管T4的控制端子的连接对象，且不具备选择线SEL。因此，能分别实现与图9～图11所示的像素电路2B、和图12～图15所示的像素电路2C相对应的像素电路。作为一个例子，图16中示出了与图9的像素电路2B相对应的像素电路2D，图17中示出了与图12的像素电路2C相对应的像素电路2E。

另外，上述各类型的像素电路中，也可以分别对多个相同的晶体管元件或者二极管元件进行串联连接来实现。

[实施方式2]

实施方式2中，将参照附图对上述第一～第三类型的各像素电路的自刷新动作进行说明。

自刷新动作是在持续显示模式的动作中，对于多个像素电路2，以规定的顺序使第一开关电路22、第二开关电路23和控制电路24动作，从而将像素电极20的电位（这也是内部节点N1的电位）恢复到上一次写入动作所写入的灰阶的电位的动作，并以所有灰阶的像素电路为对象，分别同时使其统一恢复成各灰阶。自刷新动作是利用上述像素电路2A～2E进行的本发明所特有的动作，与现有技术那样进行通常的写入动作来使像素电极20的电位恢复的“外部刷新动作”相比，能够大幅降低耗电量。另外，上述“同时使其统一”中的“同时”是具有一连串自刷新动作的时间宽度的“同时”。

另外，在现有技术中，通过进行写入动作来进行维持施加在像素电极20与相对电极80之间的液晶电压Vcl的绝对值并仅使极性反转的动作（外部极性反转动作）。在进行该外部极性反转动作后，极性产生反转，而且液晶电压Vcl的绝对值也被更新为上一次写入时的状态。即，同时进行极性反转和刷新。因此，通常不太会为了极性不反转而仅更新液晶电压Vcl的绝对值的目的，来通过写入动作执行刷新动作，但下面为便于说明，基于与自刷新动作进行比较的观点，将这种刷新动作称为“外部刷新动作”。

另外，即使在通过外部极性反转动作来执行刷新动作的情况下，也一样要进行写入动作。即，在与该现有方法进行比较时，本实施方式的自刷新动作也能大幅降低耗电量。

如后述那样，在本实施方式的自刷新动作中，对所有像素电路设定相同的电压施加状态，但实际上，仅自动地选择内部节点N1表示一特定灰阶的电压状态的像素电路，来使内部节点N1的电位恢复（刷新）。即，尽管对所有像素电路施加电压，但实际上在该施加电压的时刻，存在着内部节点N1的电位被刷新的像素电路和未被刷新的像素电路。

因此，为了避免表述上的混淆，下面有意识地将“自刷新（动作）”和“刷新（动作）”这两个词汇区别描述。前者是指用于使各像素电路的内部节点N1的电位恢复的一系列动作的较宽泛的概念。另一方面，后者是指实际上使像素电极的电位（内部节点的电位）恢复的动作的较狭义的概念。即，在本实施方式的“自刷新动作”中，将所有像素电路设定为相同的电压状态，由此仅自动地选择表示某一特性灰阶的电压状态的内部节点来进行“刷新”。并且，为了对成为“刷新”对象的灰阶进行变更，改变电压的值，并同样进行电压施加，由此来对所有灰阶进行“刷新”。由此，本实施方式的“自刷新动作”是对每个灰阶进行“刷新动作”的结构。

对于与成为自刷新动作对象的像素电路2相连的所有栅极线GL、源极线SL、参考线REF、辅助电容线CSL、升压线BST及相对电极80，均以相同的时序施加电压。对于具备选择线SEL的第二类型的像素电路，也同样地对该选择线SEL施加电压。

并且，在同一时序下，对所有栅极线GL施加相同的电压，对所有参考线REF施加相同的电压，对所有辅助电容线CSL施加相同的电压，对所有升压线BST施加相同的电压。这些电压施加的时序控制通过图1所示的显示控制电路11来进行，各个电压的施加则通过显示控制电路11、相对电极驱动电路12、源极驱动器13、和栅极驱动器14来进行。

假设在本实施方式的持续显示模式下，也如实施方式1中所述的那样，以像素电路为单位来对3灰阶（3值）的像素数据进行保持。此时，保持在内部节点N1上的电位VN1（这也是像素电极20的电位）表示第一～第三电压状态这三个电压状态。本实施方式中，作为一个例子，假设第一电压状态（高电压状态）为5V，第二电压状态（中电压状态）为3V，第三电压状态（低电压状态）为0V。

设想在正要执行自刷新动作之前的状态下，分别存在着像素电极20被写入第一电压状态的像素、被写入第二电压状态的像素、和被写入第三电压状态的像素。然而，根据本实施方式的自刷新动作，无论像素电极20被写入何种电压状态，都会进行基于相同顺序的电压施加处理，从而能对所有像素电路执行刷新动作。将参照时序图及电路图对该内容进行说明。

另外，下面将在上一次写入动作中被写入第一电压状态的电压（高电平电压）并恢复该高电平电压的情况称为“状况H”，将在上一次写入动作中被写入第二电压状态的电压（中电平电压）并恢复该中电平电压的情况称为“状况M”，将在上一次写入动作中被写入第三电压状态的电压（低电平电压）并恢复该低电平电压的情况称为“状况L”。

此外，如实施方式1中所述的那样，假设各晶体管的阈值电压为2V。并假设二极管D1的导通电压为0.6V。

<第一类型>

首先，对第二开关电路23仅由晶体管T1与二极管D1的串联电路所构成的、属于第一类型的像素电路2A的自刷新动作进行说明。这里设想图7所示的像素电路2A。

图18中示出了第一类型的自刷新动作的时序图。如图18所示，自刷新动作分为两个步骤S1、S2，步骤S1进一步包括两个阶段P1、P2。图18中示出了与成为自刷新动作对象的像素电路2A相连的所有栅极线GL、源极线SL、升压线BST、参考线REF、辅助电容线CSL、升压线BST的各个电压波形、以及相对电压Vcom的电压波形。另外，本实施方式中，以像素电路阵列的所有像素电路为自刷新动作的对象。

另外，图18中示出了表示各个状况H、M、L下内部节点N1的电位（像素电压）VN1和输出节点N2的电位VN2的变化的波形、以及晶体管T1～T3的各步骤及各阶段下的导通截止状态。另外，图18中用括号来表明对应哪个状况。例如，VN1(H)是表示状况H下的电位VN1的变化的波形。

另外，假设在开始自刷新动作的时刻（t1）之前的时刻，在状况H中进行了高电平写入，在状况M中进行了中电平写入，在状况L中进行了低电平写入。

在执行了写入动作并经过一定时间后，伴随着像素电路内各晶体管中漏电流的产生，内部节点N1的电位VN1会产生变动。对于状况H的情况，在紧接着写入动作后，VN1为5V，但随着时间的经过，该值会呈现为低于当初的值。同样，对于状况M的情况，在紧接着写入动作后，VN1为3V，但随着时间的经过，该值会呈现为低于当初的值。在这些状况H、M的情况下，内部节点N1的电位随时间逐渐下降主要是因漏电流经由截止状态的晶体管流向低电位（例如接地线）而造成的。

此外，在状况L的情况下，在紧接着写入动作后，电位VN1为0V，但随着时间的经过可能会有稍许上升。这是因为，在例如对其它像素电路进行写入动作时，会向源极线SL施加写入电压，由此，即使是未选择的像素电路，也会有漏电流经由未导通的晶体管从源极线SL流向内部节点N1。

图18中表示了在t1时刻下，VN1（H）稍低于5V，VN1（M）稍低于3V，VN1(L)稍高于0V。这些是考虑了上述电位变动的结果。

本实施方式的自刷新动作大致分为两个步骤S1、S2。步骤S1对应于“刷新步骤”，步骤S2对应于“待机步骤”。

步骤S1中，通过施加脉冲电压来直接对状况H及状况M执行刷新动作。另一方面，在步骤S2中，在比步骤S1更长的时间（例如10倍以上的时间）内施加一定的电压，由此来间接地对状况L执行刷新动作。另外，“直接执行”表示经由第二开关电路23来使内部节点N1与源极线SL导通，由此将施加在源极线SL上的电压提供给内部节点N1，从而将内部节点的电位VN1设定为目标值。此外，“间接执行”表示虽然不经由第二开关电路23来使内部节点N1与源极线SL导通，但利用经由未导通的第一开关电路22而流过内部节点N1与源极线SL之间的微小漏电流，来使内部节点N1的电位VN1接近目标值。

此外，在步骤S1中，各阶段P1、P2的不同点在于对状况H和状况M中的哪个进行刷新。图18中，在阶段P1内仅对状况H（写入高电压）的内部节点N1进行刷新，而在阶段P2内仅对状况M（写入中电压）的内部节点N1进行刷新。下面，对该动作进行详细说明。

《步骤S1/阶段P1》

在从t1时刻开始的阶段P1中，对栅极线GL施加使晶体管T3完全成为截止状态的电压。这里假设为-5V。另外，由于在执行自刷新动作的过程中，晶体管T3始终保持截止，因此，该施加在栅极线GL上的电压在执行自刷新动作的过程中保持不变即可。

假设施加在相对电极80上的相对电压Vcom、及施加在辅助电容线CSL上的电压为0V。关键并不在于限定在0V，只要使t1时刻之前的时刻下的电压值维持不变即可。另外，对于这些电压，也使其在执行自刷新动作的过程中保持不变即可。

在t1时刻对源极线SL施加的电压等于想要通过刷新动作来进行恢复的内部节点N1的目标电压与二极管D1的导通电压Vdn之和。在阶段P1中，由于刷新对象是状况H，因此内部节点N1的目标电压为5V。因此，若假设二极管D1的导通电压Vdn为0.6V，则对源极线SL施加5.6V的电压。

另外，该内部节点N1的目标电压对应于“刷新目标电压”，二极管D1的导通电压Vdn对应于“第一调整电压”，刷新步骤S1中实际施加在源极线SL上的电压对应于“刷新输入电压”。若使用该词汇，则规定<刷新输入电压=刷新目标值+第一调整电压>。阶段P1中，刷新输入电压为5.6V。

在t1时刻，当内部节点N1呈现出成为刷新对象的电压状态（灰阶）以及比此更高的电压状态（高灰阶）时，对参考线REF施加使晶体管T2变为非导通状态的电压，而当呈现出比成为刷新对象的电压状态（灰阶）更低的电压状态（低灰阶）时，对参考线REF施加使晶体管T2变为导通状态的电压。对于阶段P1的情况，刷新对象为状况H（第一电压状态），不会有电压比此更高的电压状态，因此，仅在内部节点N1为第一电压状态（状况H）时，对参考线REF施加使晶体管T2变为非导通状态的电压，而当内部节点N1为第二电压状态（状况M）及第三电压状态（状况L）时，对参考线REF施加使晶体管T2变为导通状态的电压。

更具体而言，由于晶体管T2的阈值电压Vt2为2V，因此能通过对参考线REF施加高于5V(=3+2)的电压来使状况M下的晶体管T2进入导通状态。另一方面，若对参考线REF施加高于7V（=5+2）的电压，则阶段P1内的对象即状况H下的晶体管T2也会导通。因此，对参考线REF施加的电压在5V与7V之间即可。

另外，设想由于上述漏电流的产生等原因，在执行自刷新动作前的时刻，内部节点N1的电位与利用上一次写入动作所写入的电压状态相比下降了一定电平。即，状况M所对应的内部节点N1的电位VN1可能会在执行自刷新动作前的时刻下降到2.5V左右。此时，如果对参考线REF施加5.1V左右的电压，则根据内部节点N1的电位下降的程度不同，在状况M的情况下，晶体管T2有可能变为非导通状态，因此，这里有一定程度的余量，选择6.5V。

对于向参考线REF施加6.5V的情况，在内部节点N1的电位VN1在4.5V以上的像素电路中，晶体管T2变为非导通。另一方面，在VN1低于4.5V的像素电路中，晶体管T2变为导通。在上一次写入动作中被写入5V的状况H的内部节点N1在尚未由于漏电流的产生而下降0.5V以上的时间内执行该自刷新动作，由此使得VN1在4.5V以上，因此晶体管T2变为非导通。另一方面，对于通过上一次写入动作而被写入3V的状况M的内部节点N1、被写入0V的状况L的内部节点N1，即使经过一段时间也不会达到4.5V以上，由此，晶体管T2是导通的。

根据以上内容，需要使从施加在参考线REF上的电压Vref中减去晶体管T2的阈值电压Vt2后得到的值在该阶段中成为刷新动作对象的状况H的内部节点电位VN1、与电压状态比此低一级的状况M的内部节点电位VN1之间。换言之，在该阶段P1中，施加在参考线REF上的电压Vref必须是满足3V＜(Vref-Vt2)＜5V的条件的值。Vref-Vt2的电压对应于“刷新分离电压”，Vt2对应于“第二调整电压”，Vref对应于“刷新基准电压”。若使用这些词汇来描述上述条件，则在阶段P1中施加在参考线REF上的“刷新基准电压”对应于“刷新分离电压”与“第二调整电压”相加后得到的电压值，其中，“刷新分离电压”由成为刷新动作对象的电压状态（灰阶）与比此低一级的电压状态（灰阶）之间的中间电压所规定，“第二调整电压”相当于晶体管T2的阈值电压。

施加在升压线BST上的电压在以下范围内：即，在如上述那样使晶体管T2处于非导通状态的状况H下使晶体管T1为导通状态，而在晶体管T2导通的状况M及L下使晶体管T1为非导通状态。

升压线BST与升压电容元件Cbst的一端相连。因此，若对升压线BST施加高电平电压，则升压电容元件Cbst的另一端的电位、即输出节点N2的电位VN2会上扬。以下，将上述那样通过使施加在升压线BST上的电压上升来使输出节点N2的电位上扬的情况称为“升压上扬”。

如上所述，对于状况H的情况，晶体管T2在阶段P1内为非导通。因此，由升压上扬而引起的N2的电位变动量由升压电容Cbst与寄生在节点N2上的所有电容的比率所决定。作为一个例子，假设该比率为0.7，若升压电容元件的一个电极上升△Vbst，则另一个电极即节点N2大致上升0.7△Vbst。

对于状况H的情况，内部节点N1的电位VN1（H）在t1时刻大致为5V。若对晶体管T1的栅极、即输出节点N2提供比VN1(H)高出阈值电压2V以上的电位，则晶体管T1导通。本实施方式中，假设在t1时刻施加在升压线BST上的电压为10V。在该情况下，输出节点N2的电位上升7V。如后面在实施方式5中描述的那样，在写入动作中，晶体管T2被导通，因此，在t1时刻的上一个时刻，节点N2呈现为与节点N1大致相同的电位（5V）。由此，该节点N2的电位因升压上扬而呈现为12V左右。于是，在晶体管T1的栅极与节点N1之间产生阈值电压以上的电位差，因此该晶体管T1导通。

另一方面，对于晶体管T2在阶段P1中为非导通的状况M、状况L的情况，与状况H不同，输出节点N2与内部节点N1电连接。在该情况下，由升压上扬所引起的输出节点N2的电位变动量除了受升压电容Cbst及节点N2的所有寄生电容的影响以外，还受内部节点N1的所有寄生电容的影响。

内部节点N1与辅助电容元件Cs的一端、以及液晶电容元件Clc的一端相连，和上述一样，寄生在该内部节点N1上的所有电容Cp大致表示为液晶电容Clc与辅助电容Cs之和。并且，升压电容Cbst是远小于液晶电容Cp的值。因此，升压电容占这些总电容的比率极小，例如为0.01以下左右的值。在该情况下，若升压电容元件的一个电极上升△Vbst，则另一个电极、即输出节点N2至多只上升0.01△Vbst左右。即，对于状况M及状况L的情况，即使△Vbst=10V，输出节点N2的电位VN2(M)、VN2(L)也几乎不上升。

对于状况M的情况，电位VN2(M)在t1时刻之前大致呈现为3V。此外，对于状况L的情况，VN2(L)在t1时刻之前大致呈现为0V。因此，对于这两个状况，即使在t1时刻进行升压上扬，也不会向晶体管T1的栅极提供足以使该晶体管导通的电位。即，与状况H不同，晶体管T1依旧呈现为非导通状态。

另外，对于状况M、L的情况，t1时刻之前的输出节点N2的电位并不一定要分别是3V、0V，只要是即使考虑伴随着施加在升压线BST上的脉冲电压而产生的微小电位变动，晶体管T1也不会导通的电位即可。同样，对于状况H的情况，t1时刻之前的节点N1的电位并不一定要为5V，只要是在考虑晶体管T2在非导通状态下升压上扬所引起的电位变动，晶体管T1会导通的电位即可。

对于状况H的情况，晶体管T1因升压上扬而导通。此外，由于施加在源极线SL上的电位为5.6V，因此，若假设内部节点N1的电位VN1(H)从5V起略有下降，则源极线SL与内部节点N1之间会产生二极管D1的导通电压Vdn以上的电位差。于是，二极管D1在从源极线SL向内部节点N1的方向上导通，从而在从源极线SL向内部节点N1的方向上流过电流。由此，内部节点N1的电位VN1（H）上升。另外，该电位上升直至源极线SL与内部节点N1的电位差等于二极管D1的导通电压Vdn为止，并在所述电位差等于Vdn的时刻停止。这里，由于施加在源极线SL上的电压为5.6V，二极管D1的导通电压Vdn为0.6V，因此，在内部节点N1的电位VN1(H)上升到5V的时刻停止。即，状况H下的刷新动作得以执行。

另外，如上所述，在状况M、L下，晶体管T1均为非导通，因此，源极线SL与内部节点N1不会导通。由此，施加在源极线SL上的电压不会对内部节点N1的电位VN1（M）、VN1(L)的电位产生影响。

综上所述，对内部节点N1的电位在刷新分离电压以上且在刷新目标电压以下的像素电路执行刷新动作。在阶段P1中，由于设刷新分离电压为4.5V（=6.5-2V）,刷新目标电压为5V，因此，仅对内部节点N1的电位VN1在4.5V以上、5V以下的像素电路，即仅对状况H进行将电位VN1刷新为5V的动作。

另外，在阶段P1结束以后，暂时停止对源极线SL、升压线BST、参考线REF各线施加电压。之后，从t2时刻起进行下一个阶段P2。

《步骤S1/阶段P2》

在从t2时刻开始的阶段P2中，以状况M（写入中电压的节点）为刷新对象。

具体而言，对源极线SL施加3.6V来作为刷新输入电压。该3.6V是将阶段P2中内部节点N1的刷新目标电压（3V）与二极管D1的导通电压Vdn相加后得到的值。

并且，当内部节点N1呈现出成为刷新对象的电压状态（状况M）以及比此更高的电压状态（状况H）时，对参考线REF施加使晶体管T2变为非导通状态的电压，而当呈现出比成为刷新对象的电压状态（状况M）更低的电压状态（状况L）时，对参考线REF施加使晶体管T2变为导通状态的电压。若以和阶段P1的情况相同的方式来考虑，则能通过对参考线REF施加高于2V的电压来使状况L下的晶体管T2变为导通状态。另一方面，若对参考线REF施加高于5V的电压，则状况M下的晶体管T2也会导通。因此，从形式上看，对参考线REF施加的电压在2V与5V之间即可。然而，由于需要与阶段P1同样地施加带有一定程度余量的电压，因此，这里作为一个例子，假设施加4.5V。该4.5V相当于阶段P2中的刷新基准电压，从中减去二极管T2的阈值电压后得到的值、即2.5V相当于刷新分离电压。

此时，若内部节点N1的电位VN1在刷新分离电压2.5V以上，则晶体管T2变为非导通。另一方面，在VN1低于2.5V的像素电路中，晶体管T2变为导通。即，在通过上一次写入动作而被写入5V的状况H、被写入3V的状况M下，VN1均在2.5V以上，因此晶体管T2变为非导通。另一方面，在通过上一次写入动作而被写入0V的状况L中，VN1低于2.5V，因此晶体管T2导通。

施加在升压线BST上的电压在以下范围内：即，在晶体管T2处于非导通状态的状况H、M下使晶体管T1为导通状态，而在晶体管T2导通的状况L下使晶体管T1为非导通状态。这里，与阶段P1同样地假设为10V。在状况H、M下，输出节点N2的电位因升压上扬而上扬，因此晶体管T1导通，另一方面，在状况L下，即使进行升压上扬，输出节点N2的电位VN2(L)也几乎不会变化，因此晶体管T1不会导通。该原理与阶段P1相同，故省略详细说明。

对于状况H的情况，晶体管T1因升压上扬而导通。然而，对源极线SL施加的电压为3.6V。即使内部节点N1的电位VN1(H)从5V起略有下降，其下降量也不足1V。于是，在从源极线SL向内部节点N1的方向上变为反向偏置状态，由于二极管D1的整流作用，源极线SL与内部节点N1不会导通。即，内部节点N1的电位VN1(H)不会受到施加在源极线SL上的电压的影响。

对于状况M的情况，晶体管T1也因升压上扬而导通。由于施加在源极线SL上的电位为3.6V，因此，若假设内部节点N1的电位VN1(H)从3V起略有下降，则源极线SL与内部节点N1之间会产生二极管D1的导通电压Vdn以上的电位差。于是，二极管D1在从源极线SL向内部节点N1的方向上导通，从而在从源极线SL向内部节点N1的方向上流过电流。由此，内部节点N1的电位VN1(M)会上升，直到源极线SL与内部节点N1的电位差等于导通电压Vdn（=0.6V）。即，在VN1(M)上升到3V之后，维持该电位。由此，状况M下的刷新动作得以执行。

另外，如上所述，在状况L下，晶体管T1为非导通，因此，源极线SL与内部节点N1不会导通。由此，施加在源极线SL上的电压不会对内部节点N1的VN1(L)的电位产生影响。

综上所述，在阶段P2中，由于设刷新分离电压为2.5V（=4.5-2V）,刷新目标电压为3V，因此，仅对内部节点N1的电位VN1在2.5V以上、3V以下的像素电路，即仅对状况M进行将电位VN1刷新为3V的动作。

另外，在阶段P2结束以后，停止对源极线SL、升压线BST、参考线REF各线施加电压，并进入待机步骤S2。

《步骤S2》

在从t3时刻开始的步骤S2中，始终对参考线REF施加使晶体管T2导通的电压，而与内部节点N1的电位VN1无关。这里假设为10V。其它信号线保持与阶段P2结束时刻相同的电压状态。

在进入上述电压状态时，在所有的状况H、M、L下，晶体管T2均变为导通，晶体管T1均变为非导通。此外，由于仍旧对栅极线GL施加低电平电压，因此晶体管T3仍然为非导通。由此，内部节点N1的电位VN1维持在刷新步骤S1结束后的状态。此外，由于输出节点N2与内部节点N1导通，因此VN2与VN1相等。

此后，在t4时刻，将施加在参考线REF上的电压转换为低电平（0V）。由此，晶体管T2变为非导通。

该步骤S2在比步骤S1更长的时间内维持同一电压状态。期间，对源极线SL施加0V的电压，因此，经由非导通的晶体管T3，在从内部节点N1向源极线SL的方向上产生漏电流。如上所述，即使VN1（L）在t1时刻是比0V稍高的值，VN1（L）也会在该待机步骤S2的期间内逐渐接近0V。由此，“间接地”进行了状况L的刷新动作。

然而，该漏电流的产生并不限于状况L的情况，在状况H、状况M的情况下也会产生。因此，在状况H、状况M下，虽然也在步骤S1之后的时刻将VN1分别刷新为5V、3V，但VN1也会在步骤S2中略微下降。因此，优选在待机步骤S2的电压状态经过了一定时间的时刻，再次执行刷新步骤S1，由此来再次对各状况H、M执行刷新动作。

如上所述，能够通过反复进行该刷新步骤S1和待机步骤S2，来使各个状况H、M、L下的内部节点N1的电位VN1恢复到上一次写入的状态。

对于现有技术那样经由源极线SL利用所谓的“写入动作”来对各像素电路进行刷新动作的情况，需要在垂直方向上对栅极线GL逐个进行扫描。因此，需要对栅极线GL施加与栅极线的数量（n）相应的高电平电压。此外，需要对各源极线SL施加与上一次写入动作中所写入的电位电平相同的电位电平，因此，对于各源极线SL，也需要分别进行最多n次的充放电动作。

与此相对，根据本实施方式，在刷新步骤S1中分两次进行脉冲电压的施加，并在之后的待机步骤中仅维持一定的电压状态，由此能使所有像素电路的内部节点N1的电位、即像素电极20的电压恢复到写入动作时的电位状态，而与内部节点N1的电压状态无关。即，能大幅度地减少一个帧期间内为了使各像素的像素电极20的电位恢复而使施加在各线上的施加电压变化的次数，而且也能简化其控制内容。因此，能大量减少栅极驱动器14及源极驱动器13的耗电量。

另外，虽然参照图18所说明的上述自刷新动作是对图7的像素电路2A进行设想的结果，但可知即使在图8所示的变形的像素电路中，也能以完全相同的方法来执行自刷新动作。

此外，对于第二开关电路23内具备多个二极管D1的情况，如果第二开关电路23内在从源极线SL向内部节点N1的方向上不具有二极管D1的导通电压Vdn的个数倍以上的电位差，则源极线SL与内部节点N1不会导通。因此，如果是例如第二开关电路23内具备两个二极管D1的情况，则作为施加在源极线SL上的刷新输入电压，所施加的电压的大小必须是各个状况下的刷新目标电压与第一调整电压即导通电压Vdn的两倍值之和。关于其它方面，可以利用与图18相同的方法来执行自刷新动作。

另外，也可以采用以下方法来代替图18所示的电压施加方法。

1)图18中，在阶段P1中对状况H执行刷新动作，并在此后对状况M执行刷新动作。也可以使该顺序颠倒。

另外，若考虑重复进行步骤S1和S2，则对于步骤S1和步骤S2的顺序的讨论没有太大意义。

2)在阶段P1、P2中都对升压线BST施加10V的电压。然而，只要在阶段P1中使状况H的晶体管T1导通，在阶段P2中使状况M的晶体管T1导通即可。在阶段P2中，施加在源极线SL上的电压为3.6V，晶体管T3的阈值电压为2V，因此，如果不考虑二极管D1的导通电压Vdn，则只要施加至少5.6V以上的电压即可。即，在阶段P2中，可以在状况M下晶体管T1导通的范围内，使施加在升压线BST上的电压小于阶段P1。

3)在待机步骤S2中，在t3～t4时刻之间对参考线REF施加高电平电压（10V）。该电压施加只是为了使输出节点N2的电位VN2与内部节点N1的电位VN1相等而进行的。由此，只要是在步骤S2的期间内，以何种时序对参考线REF施加高电平电压都可以。

4)在图18的刷新步骤S1中，当阶段P1的刷新动作结束后，暂时使源极线SL以及参考线REF下降到低电平（0V），然后进行阶段P2的刷新动作。然而，也可以不使这些线的施加电压下降到低电平。例如，也可以如图19所示，在阶段P1与P2之间、即升压线BST的电平下降到低电平（0V）的期间，将源极线SL及参考线REF设定为应当在阶段P2中施加的值。通过采用这种方式，与图18的情况相比，能够减小施加在源极线SL及参考线REF上的电压的变动幅度。

5)上述实施方式中，作为一系列的自刷新动作，设想在刷新步骤S1中对状况H和状况M进行刷新动作，之后进行待机步骤S2，并反复执行上述动作。与此相对，也可以采用如下结构：即，在某一循环的刷新步骤S1内对规定的灰阶进行刷新动作，之后进行待机步骤S2，然后在下一个循环的刷新步骤S1中，对其它灰阶进行刷新动作（参照图20）。图20中，在循环T1的刷新步骤S1中对状况H的节点N1进行刷新动作（P1），并在经过待机步骤S2以后，在下一循环T2的刷新步骤S1中对状况M的节点N1进行刷新动作（P2）。由此，可以在各循环中变更进行刷新动作的对象的灰阶。

<第二类型>

接着，对第二开关电路23由晶体管T1、二极管D1、及晶体管T4的串联电路所构成，且晶体管T4的控制端子与选择线SEL相连的属于第二类型的像素电路进行说明。

首先，说明对图9所示的第二类型的像素电路2B执行自刷新动作的情况。若与图7所示的像素电路2A进行比较，则不同点在于，除了晶体管T1和二极管D1，也通过晶体管T4来控制第二开关电路23的导通状态。

这里，如以上在第一类型中说明的那样，仅在刷新步骤S1期间经由第二开关电路23来使源极线SL与内部节点N1导通。并且，在各刷新步骤S1中，利用二极管D1或晶体管T1来进行控制，使得只有作为刷新动作对象的状况才导通，而对于其它状况，则通过使二极管D1反向偏置、或使晶体管T1非导通，来使第二开关电路23变为非导通。这一点在第二类型中也一样。

对于第二类型的情况，具备晶体管T4，且除了升压线BST以外，另外具备用于对该晶体管T4的导通状态进行控制的选择线SEL。因此，若对选择线SEL施加电压，使得晶体管T4在刷新步骤S1期间始终为导通状态，则能实现与第一类型完全相同的电压状态。该情况的时序图如图21所示。另外，这里设施加在选择线SEL上的电压为10V。

当然，也可以以和施加在升压线BST上的升压电压的时序相同的时序来以脉冲的形式对选择线SEL施加电压。该情况的时序图如图22所示。

当然，上述说明也适用于图10～图11所示的像素电路2B、图12～图15所示的像素电路2C，这里省略其说明。

<第三类型>

接着，对第二开关电路23由晶体管T1、二极管D1、及晶体管T4的串联电路所构成，且晶体管T4的控制端子与升压线BST相连的属于第三类型的像素电路进行说明。

属于第三类型的各像素电路的结构如下：即，相对于属于第二类型的各像素电路，将晶体管T4的控制端子的连接对象变更为升压线BST，且不具备选择线SEL。因此，与第二类型的像素电路不同，晶体管T4的导通控制由升压线BST来控制。

然而，如图22所示，在第二类型中，以和升压线BST相同的时序对选择线SEL施加脉冲电压也能实现与第一类型的各像素电路完全相同的电压状态。这意味着，即使将晶体管T4的控制端子与升压线BST相连，也能实现完全相同的电压状态。

因此，通过施加与图18相同的电压状态，也能对图16的像素电路2D执行自刷新动作。这一点也适用于图17的像素电路2E。这里省略详细说明。

[实施方式3]

实施方式3中，参照附图来对利用不同于实施方式2的电压施加方法来执行自刷新动作的情况进行说明。另外，本实施方式的自刷新动作与实施方式2同样，分为刷新步骤S1和待机步骤S2。

实施方式2中，是在阶段P1内仅对状况H（写入高电压）的内部节点N1进行刷新，而在阶段P2内仅对状况M（写入中电压）的内部节点N1进行刷新的动作。并且在步骤S1中，需要在这些阶段P1、阶段P2中分别对升压线BST进行脉冲电压的施加。

与此相对，在本实施方式中，如后述那样，在阶段P1内仅对状况M（写入中电压）的内部节点N1进行刷新，而在阶段P2内仅对状况H（写入高电压）的内部节点N1进行刷新。并且在步骤S1中，在阶段P1到P2之间，向升压线BST提供高电平电压。由此，使得在步骤S1中施加在升压线BST上的电压的变化次数得以减少，从而能够降低自刷新动作时的耗电量。下面，对该动作进行详细说明。

<第一类型>

参照图23的时序图来说明对第一类型的像素电路2A进行本实施方式的自刷新动作的情况。作为像素电路2A，设想其与实施方式2的情况相同，为图7所示的像素电路2A。

《步骤S1/阶段P1》

在阶段P1中，以状况M（中电压状态）的写入节点N1(M)为刷新对象。

在从t1时刻开始的步骤S1中，对栅极线GL施加使晶体管T3完全成为截止状态的电压。这里假设为-5V。另外，由于在执行自刷新动作的过程中，晶体管T3始终保持截止，因此，使该施加在栅极线GL上的电压在执行自刷新动作的过程中保持不变即可。

假设施加在相对电极80上的相对电压Vcom、及施加在辅助电容线CSL上的电压为0V。关键并不在于限定在0V，只要使t1时刻之前的时刻下的电压值维持不变即可。另外，对于这些电压，也使其在执行自刷新动作的过程中保持不变即可。

在t1时刻，当内部节点N1呈现出成为刷新对象的电压状态（灰阶）以及比此更高的电压状态（高灰阶）时，对参考线REF施加使晶体管T2变为非导通状态的电压，而当呈现出比成为刷新对象的电压状态（灰阶）更低的电压状态（低灰阶）时，对参考线REF施加使晶体管T2变为导通状态的电压。对于阶段P1的情况，刷新对象为第二电压状态（状况M），在内部节点N1为第二电压状态（状况M）及第一电压状态（状况H）时，对参考线REF施加使晶体管T2变为非导通状态的电压，而在第三电压状态（状况L）时，对参考线REF施加使晶体管T2变为导通状态的电压。

更具体而言，由于晶体管T2的阈值电压Vt2为2V，因此能通过对参考线REF施加高于2V的电压来使状况L下的晶体管T2进入导通状态。另一方面，若对参考线REF施加高于5V的电压，则阶段P1内的对象、即状况M下的晶体管T2也会导通。因此，对参考线REF施加的电压在2V与5V之间即可。在图23的例子中，假设对参考线REF施加4.5V。

对于向参考线REF施加4.5V的情况，在内部节点N1的电位VN1为2.5V以上的像素电路中，晶体管T2变为非导通。另一方面，在VN1低于2.5V的像素电路中，晶体管T2变为导通。

在上一次写入动作中被写入3V的状况M的内部节点N1在尚未由于漏电流的产生而下降0.5V以上的时间内执行该自刷新动作，由此使得VN1在2.5V以上，因此晶体管T2变为非导通。此外，对于在上一次写入动作中被写入5V的状况H的内部节点N1，也基于相同的理由而使得VN1在2.5V以上，因此晶体管T2变为非导通。另一方面，即使经过一段时间，在通过上一次写入动作而被写入0V的状况L的内部节点N1也不会达到2.5V以上，由此晶体管T2导通。

对源极线SL施加的电压等于想要通过刷新动作来进行恢复的内部节点N1的目标电压与二极管D1的导通电压Vdn之和（t2时刻）。这里，在本实施方式的阶段P1中，由于刷新对象是状况M，因此内部节点N1的目标电压为3V。因此，若假设二极管D1的导通电压Vdn为0.6V，则对源极线SL施加3.6V的电压。另外，也可以使对参考线REF施加4.5V的t1时刻与对源极线SL施加3.6V的t2时刻为同一时刻。

该内部节点N1的目标电压对应于“刷新目标电压”，二极管D1的导通电压Vdn对应于“第一调整电压”，刷新步骤S1中实际施加在源极线SL上的电压对应于“刷新输入电压”。阶段P1中，该刷新输入电压为3.6V。

施加在升压线BST上的电压在以下范围内：即，在如上述那样使晶体管T2处于非导通状态的状况M及状况H下使晶体管T1为导通状态，而在晶体管T2导通的状况L下使晶体管T1为非导通状态（t3时刻）。升压线BST与升压电容元件Cbst的一端相连。因此，若对升压线BST施加高电平电压，则升压电容元件Cbst的另一端的电位、即输出节点N2的电位会上扬。

如上所述，对于状况M及状况H的情况，晶体管T2在阶段P1内为非导通。因此，由升压上扬而引起的节点N2的电位变动量由升压电容Cbst与寄生在节点N2上的所有电容的比率所决定。作为一个例子，假设该比率为0.7，若升压电容元件的一个电极上升△Vbst，则另一个电极、即节点N2大致上升0.7△Vbst。

对于状况M的情况，内部节点N1的电位VN1（M）在t1时刻大致呈现为3V。若向晶体管T1的栅极、即输出节点N2提供比VN1(M)高出阈值电压2V以上的电位，则晶体管T1导通。本实施方式中，假设在t1时刻施加在升压线BST上的电压为10V。在该情况下，输出节点N2上升7V。在写入动作中，晶体管T2被导通，因此，在t1时刻的上一个时刻，节点N2呈现为与节点N1大致相同的电位（约为3V）。由此，该节点N2因升压上扬而呈现为10V左右。于是，在晶体管T1的栅极与节点N1之间产生阈值电压以上的电位差，因此该晶体管T1导通。

状况H的情况也同样，该节点N2由于升压上扬而呈现为12V左右，因此晶体管T1导通。

另一方面，对于晶体管T2在阶段P1中为导通的状况L的情况，与状况M及状况H不同，输出节点N2与内部节点N1电连接。在该情况下，由升压上扬所引起的输出节点N2的电位变动量除了受升压电容Cbst及节点N2的所有寄生电容的影响以外，还受内部节点N1的所有寄生电容的影响。

内部节点N1与辅助电容元件Cs的一端、以及液晶电容元件Clc的一端相连，寄生在该内部节点N1上的所有电容Cp大致表示为液晶电容Clc与辅助电容Cs之和。并且，升压电容Cbst是远小于液晶电容Cp的值。因此，升压电容与这些总电容的比率极小，例如为0.01以下左右的值。在该情况下，若升压电容元件的一个电极上升△Vbst，则另一个电极、即输出节点N2至多只上升0.01△Vbst左右。即，对于状况L的情况，即使△Vbst=10V，输出节点N2的电位VN2(L)也几乎不会上升。

对于状况L的情况，VN2(L)在t1时刻之前大致呈现为0V。因此，即使在t1时刻进行升压上扬，也不会向晶体管T1的栅极提供足以使该晶体管导通的电位。即，与状况M不同，晶体管T1依旧呈现为非导通状态。

对于状况M的情况，晶体管T1因升压上扬而导通。此外，由于施加在源极线SL上的电位为3.6V，因此，若假设内部节点N1的电位VN1(M)从3V起略有下降，则源极线SL与内部节点N1之间会产生二极管D1的导通电压Vdn以上的电位差。于是，二极管D1在从源极线SL向内部节点N1的方向上导通，从而在从源极线SL向内部节点N1的方向上流过电流。由此，内部节点N1的电位VN1（M）上升。另外，该电位上升直至源极线SL与内部节点N1的电位差与二极管D1的导通电压Vdn相等为止，并在所述电位差等于Vdn的时刻停止。这里，由于施加在源极线SL上的电压为3.6V，二极管D1的导通电压Vdn为0.6V，因此，在内部节点N1的电位VN1（M)上升到3V的时刻停止。即，状况M下的刷新动作得以执行。

对于状况H的情况，晶体管T1也因升压上扬而导通。然而，对源极线SL施加的电压为3.6V。即使内部节点N1的电位VN1(H)从5V起略有下降，其下降量也不足1V。于是，在从源极线SL向内部节点N1的方向上变为反向偏置状态，由于二极管D1的整流作用，源极线SL与内部节点N1不会导通。即，内部节点N1的电位VN1(H)不会受到施加在源极线SL上的电压的影响。

在状况L下，晶体管T1为非导通，因此，源极线SL与内部节点N1不会导通。由此，施加在源极线SL上的电压不会对内部节点N1的电位VN1(L)的电位产生影响。

综上所述，在阶段P1中，对内部节点N1的电位在刷新分离电压以上、且在刷新目标电压以下的像素电路执行刷新动作。在阶段P1中，由于设刷新分离电压为2.5V（=4.5-2V）,刷新目标电压为3V，因此，仅对内部节点N1的电位VN1在2.5V以上、3V以下的像素电路、即仅对状况M进行将电位VN1刷新为3V的动作。

《步骤S1/阶段P2》

在阶段P2中，以状况H（高电压状态）的写入节点N1(H)为刷新对象。

施加在升压线BST上的电压与阶段P1相同，为10V。

在t4时刻，当内部节点N1呈现出成为刷新对象的电压状态（状况H）时，对参考线REF施加使晶体管T2保持非导通状态的电压，而当内部节点N1呈现出比成为刷新对象的电压状态（状况H）更低的电压状态（状况M、L）时，对参考线REF施加使晶体管T2变为导通状态的电压。

更具体而言，由于晶体管T2的阈值电压Vt2为2V，状况M的内部节点N1的电压VN1(M)为3V，因此能通过对参考线REF施加高于5V(=2+3)的电压来使状况M下的晶体管T2进入导通状态。此时，状况L下的晶体管T2当然也变为导通状态。

另一方面，若对参考线REF施加高于7V的电压，则状况H下的晶体管T2也会导通。因此，从形式上看，对参考线REF施加的电压在5V与7V之间即可。然而，由于需要与阶段P1同样地施加带有一定程度余量的电压，因此，这里作为一个例子，假设施加6.5V。该6.5V相当于阶段P2中的刷新基准电压，从中减去二极管T2的阈值电压后得到的值、即4.5V相当于刷新分离电压。

此时，若内部节点N1的电位VN1在刷新分离电压即4.5V以上，则晶体管T2变为非导通。另一方面，在VN1低于4.5V的像素电路中，晶体管T2变为导通。即，在通过上一次写入动作而被写入5V的状况H下，VN1在4.5V以上，因此晶体管T2变为非导通。另一方面，在通过上一次写入动作而被写入0V的状况L、被写入3V的状况M下，VN1低于4.5V，因此晶体管T2导通。

对源极线SL施加的电压等于想要通过刷新动作来进行恢复的内部节点N1的目标电压与二极管D1的导通电压Vdn之和（t5时刻）。这里，在本实施方式的阶段P2中，由于刷新对象是状况H，因此内部节点N1的目标电压为5V。因此，若假设二极管D1的导通电压Vdn为0.6V，则对源极线SL施加5.6V的电压。另外，如后述那样，在本阶段P2中，需要使对源极线SL施加5.6V的t5时刻晚于向参考线REF施加6.5V的t4时刻。

对于状况H的情况，晶体管T2接着阶段P1而维持非导通状态，使得内部节点N2的电位保持阶段P1的状态，由此，晶体管T1导通。通过在该状态下对源极线SL施加5.6V的电压，使得若假设内部节点N1的电位VN1(H)从5V起略有下降，则源极线SL与内部节点N1之间会产生二极管D1的导通电压Vdn以上的电位差。于是，二极管D1在从源极线SL向内部节点N1的方向上导通，从而在从源极线SL向内部节点N1的方向上流过电流。由此，内部节点N1的电位VN1(H)会上升，直到源极线SL与内部节点N1的电位差与导通电压Vdn（=0.6V）相等。即，在VN1(H)上升到5V之后，维持该电位。由此，状况H下的刷新动作得以执行。

下面对状况M的情况进行详细阐述。在对参考线REF施加6.5V的t4时刻的前一阶段，节点N2的电位VN2(M)大约为12V，VN1(M)为3V。若在该状态下在t4时刻对参考线REF施加6.5V的电压，则二极管T2会在从节点N2向N1的方向上导通，从而在该方向上产生电流。然而，如上所述，由于节点N1的寄生电容远大于节点N2的寄生电容，因此，节点N2的电位会因该电流的产生而下降，而节点N1的电位则不会改变。在节点N2的电位下降到与节点N1相同的电位（即3V）后，电位停止下降。另外，在该时刻，由于状况M在阶段P1中已进行过刷新动作，因此，节点N2的电位VN2(M)的电位也与刷新动作后的VN1(M)相同。

若节点N2的电位小于节点N1的电位与晶体管T1的阈值电压（2V）相加后的电压（即5V），则晶体管T1变为非导通。并且，如上所述，节点N2达到与节点N1相同的电位后，电位变化停止，因此晶体管T1在此后仍旧为非导通。因此，在该状态下，即使对源极线SL施加5.6V的电压，该电压也不会经由晶体管T1而提供给节点N1(M)。即，阶段P2中施加在源极线SL上的电压（5.6V）不会对内部节点N1的电位VN1(M)的电位产生影响。

反过来讲，对于在t5时刻在源极线SL上施加5.6V的情况，为了防止该电压被提供给状况M的内部节点N1，其条件在于，晶体管T1在t5时刻为非导通。在对参考线REF施加6.5V的上一个阶段，状况M的晶体管T1已被导通，为了使其变为非导通，其条件在于，在对参考线REF施加6.5V以后，节点N2的电位VN2至少在5V以下。因此，在t4时刻对参考线REF施加6.5V后，需要在经过一段时间直到节点N2的电位VN2至少低于5V以后，再将施加在源极线SL上的电压变更为5.6V。因此，要求对源极线SL施加5.6V的t5时刻至少是晚于对参考线REF施加6.5V的t4时刻的时刻。这一点在图23中表现为晶体管T1（M）从导通转变为截止的时刻稍晚于t4时刻。

在状况L下，由于晶体管T1与阶段P1时一样，仍为非导通，因此，源极线SL与内部节点N1不会导通。由此，施加在源极线SL上的电压不会对内部节点N1的电位VN1(L)的电位产生影响。

综上所述，在阶段P2中，对内部节点N1的电位在刷新分离电压以上、且在刷新目标电压以下的像素电路执行刷新动作。这里，由于设刷新分离电压为4.5V（=6.5-2V）,刷新目标电压为5V，因此，仅对内部节点N1的电位VN1在4.5V以上、5V以下的像素电路、即仅对状况H进行将电位VN1刷新为5V的动作。

在对状况H进行刷新动作以后，停止对升压线BST施加电压（t6时刻），并对参考线REF施加高电压（这里为10V）来使各状况H、M、L下的晶体管T2导通（t7时刻）。然后，停止对源极线SL施加电压（t8时刻）。另外，时刻t6～t8的顺序并不限于此，还可以在同一时刻进行。

《步骤S2》

在t8时刻后，保持该电压状态进入待机的步骤S2（时刻t8～t9）。此时，由于对参考线REF施加高电压，因此，各状况H、M、L下、节点N1和N2的电位均呈现出相同的电位。确保待机步骤S2较刷新步骤S1有足够长的时间，这一点与实施方式2相同。

如上所述，根据图23所示的本实施方式的自刷新动作，与图18所示的实施方式2的情况相比，能够抑制升压线BST上电压变动的次数，因而能进一步降低耗电量。另外，除了图7的像素电路2A以外，上述说明当然也同样适用于图8所示的变形的像素电路。

另外，对于实施方式2的情况，虽然可以使状况H与状况M的刷新动作的顺序互换，但对于使升压线BST上的电压变动次数为1次的本实施方式的情况，需要在对状况M进行刷新动作以后再对状况H进行刷新动作，因而无法以颠倒的顺序来进行。这是因为，若为了先执行状况H的刷新动作而对升压线BST施加10V的电压，则状况M的节点N2的电位不会上扬，因此，为了执行状况M的刷新动作，需要再次使升压线BST上产生电压变动。

此外，本实施方式中，在t1时刻之前、以及待机步骤S2中，对参考线REF施加10V(使晶体管T2在状况H、M、L下均导通的电压)，但也可以如实施方式2那样，在参考线REF上施加0V，来使晶体管T2截止。但是，通过像本实施方式那样施加电压，能够对施加在参考线REF上的电压的变动进行抑制。

<第二类型>

对于图9所示的第二类型的像素电路2B的情况，具备晶体管T4，且除了升压线BST以外，另外具备用于对该晶体管T4的导通状态进行控制的选择线SEL。因此，若对选择线SEL施加电压，使得晶体管T4在刷新步骤S1期间始终为导通状态，则能实现与第一类型完全相同的电压状态。该情况的时序图如图24所示。另外，这里设施加在选择线SEL上的电压为10V。

此外，也可以按照与对升压线BST施加升压电压的时序相同的时序来以脉冲的形式对选择线SEL施加电压。图25中示出了这一情况的时序图。

除了图9的像素电路2B以外，上述说明当然也同样适用于图10～图11所示的像素电路2B、以及图12～图15所示的像素电路2C。这里省略详细说明。

<第三类型>

属于第三类型的各像素电路2D、2E的结构如下：即，将属于第二类型的各像素电路中的晶体管T4的控制端子的连接对象变更为升压线BST，且不具备选择线SEL。因此，与第二类型的像素电路不同，晶体管T4的导通控制由升压线BST来进行。

然而，如图25所示，在第二类型中，以和升压线BST相同的时序对选择线SEL施加脉冲电压也能实现与第一类型的各像素电路完全相同的电压状态。这意味着，即使将晶体管T4的控制端子与升压线BST相连，也能实现完全相同的电压状态。

因此，通过施加与图25相同的电压状态，也能对图16的像素电路2D执行自刷新动作。这一点也适用于图17的像素电路2E。这里省略详细说明。

[实施方式4]

实施方式4在实施方式3的自刷新方法的基础上，对一部分电压施加方法进行变更来执行自刷新动作，下面参照附图对该情况进行说明。

如上所述，利用实施方式3的方法也能进行自刷新动作，但在重复执行该方法时，可能会引起以下那样的问题。而根据本实施方式的自刷新方法，能够消除在利用实施方式3的方法执行自刷新动作时所能设想到的问题点。

首先，对由于实施方式3的自刷新方法而可能产生的问题点进行说明。这里，说明对图7的像素电路2A进行图23所示的自刷新动作的情况，对其他像素电路也可以进行同样的讨论。

图26是对进行与图23完全相同的自刷新动作时可能产生的问题点进行夸张图示的时序图。

如上所述，在进行刷新动作时，会产生施加在参考线REF、升压线BST上的电压上扬、下降的动作。若使施加在参考线REF上的电压急剧地上扬/下降，则像素电路内的晶体管（尤其是T2）的寄生电容可能会引起节点N1、N2的电位产生变动。反复执行刷新动作会使得该电位变动达到无法忽略的水平，其结果，可能会引起没有正确进行刷新的情况。以下，对这一点进行说明。

若在t1时刻使施加在参考线REF上的电压从10V下降到4.5V，则该施加在REF上的电压的下降会导致节点N1、N2的电位也下降一定水平。图26中将该电位的下降反映在时序图中（参照图23、图26）。

在t2时刻使施加在源极线SL上的电位变为3.6V以后，在t3时刻使施加在升压线BST上的电压上升到10V。此时，如实施方式3中所述的那样，对于晶体管T2为非导通的状况H及状况M，节点N2的电位会大幅上扬。

对于状况M的情况，节点N2的电位上升导致晶体管T1导通，由此，施加在源极线SL上的电压被提供给内部节点N1。由于施加在源极线SL上的电位为3.6V，因此内部节点N1的电位VN1(M)会上升到减去了二极管D1的导通电压Vdn（=0.6V）后得到的3V为止。

对于状况H的情况，由于施加在源极线SL上的电压是低于内部节点N1的电位，因此，由于二极管D1的整流作用，使得源极线SL与内部节点N1不进行电连接。其结果，内部节点N1的电位不会受施加在源极线SL上的电压的影响。这一点与实施方式3相同。

然而，在状况H下，存在于节点N1上的寄生电容也会引起BST线的电位上扬，使得节点N1的电位略有上升。这一点在状况L下也是一样的。图26的时序图中反映出了这些电位的上升（也参照图23）。

另外，对于状况M的情况，由于会受到施加在源极线SL上的电压的影响，因此与实施方式3一样，VN1(M)会在达到3V的时刻停止上升。

接着，在t4时刻使施加在参考线REF上的电压升到到6.5V。基于与各节点N1、N2的电位在t1时刻下降时相反的理由，节点N1、N2的电位的值在各状况下会略有上升。

此外，对于状况M的情况，施加在REF上的电压的上升会导致晶体管T2导通，因此节点N1及N2会一起变成t4时刻之前的时刻下的VN1(M)和VN2(M)的中间电位。然而，即使在实施方式3中也如上述那样，由于节点N1的寄生电容远大于节点N2，故实际上是受节点N1的电位VN1(M)的影响，只会较t4时刻之前的时刻下的VN1(M)的值略微上升。即，t4时刻以后，VN1(M)及VN2(M)表现出仅从3V略微上升后的值。

接着，若在t5时刻使施加在源极线SL上的电压变为5.6V，则仅状况H下的晶体管T1会导通，因此，仅对于该状况H，将施加在源极线SL上的电压提供给内部节点N1。其结果，内部节点N1(H)的电位被刷新为5V。这与实施方式3相同。

接着，在t6时刻下使施加在升压线BST上的电压下降到0V。此时，如实施方式3中所述的那样，对于晶体管T2为非导通的状况H，节点N2的电位会大幅下降。并且，与t3时刻相同，非导通状态的晶体管T2会起到电容元件的作用，由此，节点N1(H)也会下降微小的电位。

另外，在状况M、L下，也基于与各节点N1、N2的电位在t3时刻下降时相反的理由，节点N1、N2的电位的值在各状况下也会略有下降。

接着，在t7时刻使施加在参考线REF上的电压升到到10V。此时，伴随着施加在REF线上的电压的上升，节点N1的电位会略微上升。此外，在REF线上施加10V使得晶体管T2导通，因此，节点N2的电位变为与该节点N1的电位相等的值。

此时，特别对状况M进行考察，尽管在t3时刻将VN1(M)刷新为3V，但在t4时刻，其电位VN1(M)会略微上升。之后，虽然VN1(M）会随着t6时刻施加在BST线上的电压的下降而下降，但VN1(M）会随着t7时刻施加在REF线上的电压的上升而再次稍许上升。其结果，VN1(M)会在刷新结束时变为略高于3V的电位（参照图26中的箭头E1）。

为了防止这种情况的发生，在本实施方式的自刷新动作中，以与实施方式3有部分不同的顺序来施加电压。

图27是表示本实施方式的自刷新动作的时序图。与图26相同，以对图7的像素电路2A进行自刷新动作的情况为例来进行说明。另外，与图26所示的情况相同，在图27所示的时序图中，考虑了REF线伴随着施加在BST线上的电压的变化而产生的由寄生电容所引起的节点N1、N2的电位变动的变动。

时刻t1～t4为止与图26相同，因此省略说明。

在t5时刻，本实施方式中使施加在源极线SL上的电压较图26的情况再略作上升。这里设为高出0.1V的5.7V。

由此，VN1(H)呈现出从5.7V下降了二极管D1的导通电压（这里为0.6V）后的值、即5.1V。即，是较刷新目标电压的5V略微有所上升的电位。另外，VN2(H)、及其他状况下的节点N1及N2的电位也与图26的情况相同。

接着，在t6时刻使施加在REF线上的电压从6.5V下降到0V。由此，节点N1及N2的电位在各状况下均略微下降，晶体管T2变为截止。

接着，在t7时刻使施加在BST线上的电压从10V下降到0V。这是与图26中的t6时刻相同的动作。

在状况H下，基于与节点N1的电位VN1(H)在t3时刻上升时相反的理由，VN1(H)会略微下降。此外，由于晶体管T2在t6时刻为非导通，因此节点N2的电位VN2(H)会随着施加在BST线上的电压下降而下降。与实施方式2同样，若假设升压电容Cbst与寄生在节点N2上的所有电容的比率为0.7，则VN2(H)会在t7时刻下降到稍低于5V的电位。

在状况M下，节点N1的电位VN1(M)会基于与VN1(H)相同的理由而略微下降，成为稍低于3V的值。此外，由于晶体管T2与状况H同样在t6时刻为非导通，因此节点N2的电位VN2(M)会随着施加在BST线上的电压的下降而大幅下降。

然而，对于状况M的情况，由于VN2(M)在t7时刻呈现为3V，因此，若BST线下降10V，则会呈现为低于0V的负电位。然而，在电位大幅下降的瞬间，晶体管T2会在从节点N1向N2的方向上导通，VN2(M)会上升。并且，若与实施方式2同样设晶体管T2的阈值电压为2V，则VN2(M)的电位会上升到栅极电位、即比施加在REF线上的电压0V低2V的-2V附近，之后维持该电位。

在状况L下，节点N1、N2的电位均表现出与状况M相同的特性。节点N1的电位VN1(L)会基于与VN1(H)相同的理由而略微下降，变为稍低于0V的值。此外，虽然节点N2的电位VN2(L)的电位会在瞬间大幅下降，但之后晶体管T2会导通，使得VN2(L)上升。并且，与VN2(M)相同，在电位上升到栅极电位、即比施加在REF线上的电压0V低2V的-2V附近后，维持该电位。

接着，在t8时刻，使施加在REF线上的电压从0V上升到10V。此时，基于与施加在REF线上的电压在t4时刻上升时相同的理由，节点N1及N2的电位会略微上升。即，在t8时刻之前的时刻下稍低于5V的VN1(H)会上升到5V，稍低于3V的VN1(M)会上升到3V，稍低于0V的VN1(L)会上升到0V。

另外，该施加在REF线上的电压的上升会使得各状况H、M、L下的晶体管T2均导通，节点N2的电位VN2会向节点N1的电位VN1的方向变化。即，VN2也会上升到与VN1相等的电位。

此后，停止对源极线SL施加电压，并与实施方式2同样，进入待机步骤S2。

如参照图26说明的那样，对于利用实施方式2的自刷新方法的情况，在刷新步骤S1结束时，使施加在REF线上的电压上升，来进行使晶体管T2导通的动作。并且，在该动作之前的时刻，特别将状况M的节点N1的电位VN1(M)设定为刷新目标电压、即3V。因此，VN1(M)会随着施加在REF线上的电压的上升动作而略微上升，并在超过目标、即3V的状态下达到刷新动作结束的状态。

与此相对，对于利用本实施方式的自刷新方法的情况，在施加在REF线上的电压进行上升动作的t8时刻的前一阶段，在t6时刻暂时使施加在REF线上的电压下降，从而使所有状况下的晶体管T2均变为非导通，并以该状态在t7时刻进行使施加在BST线上的电压下降的动作。因此，在t8时刻使施加在REF线上的电压上升之前的时刻，VN1(M)呈现出略低于刷新目标电压、即3V的电位，因此，若施加在REF线上的电压在t8时刻上升，则VN1(M)会略微上升，从而达到目标、即3V。

另外，本实施方式中，使在t5时刻施加在源极线SL上的电压的值略高于状况H的刷新目标电压与二极管的导通电压之和（这里为5.6V）。这是因为，估计到伴随着在t6时刻使施加在REF线上的电压从6.5V下降到0V，VN1(H)会降低，因而预先将VN1(H)设定为略高于目标电位。

[实施方式5]

实施方式5中，参照附图对持续显示模式下的写入动作进行说明。

在持续显示模式下的写入动作中，将一帧的像素数据分割成水平方向（行方向）的显示行，并在每一个水平期间，对各列源极线SL施加一个显示行的各像素数据所对应的电压。这里也与实施方式2同样，设想像素数据为3灰阶。即，对源极线SL施加高电平电压（5V）、中电平电压（3V）、或低电平电压（0V）。并且，对所选择的显示行（选择行）的栅极线GL施加选择行电压8V，来使该选择行的所有像素电路2的第一开关电路22处于导通状态，从而将各列的源极线SL的电压传输到选择行的各像素电路2的内部节点N1。

对所选择的的显示行以外（非选择行）的栅极线GL施加非选择行电压-5V，以使该选择行的所有像素电路2的第一开关电路22处于非导通状态。另外，以下说明的写入动作中各信号线的电压施加的时序控制由显示控制电路11来进行，各个电压施加由显示控制电路11、相对电极驱动电路12、源极驱动器13、栅极驱动器14来进行。

<第一类型>

首先，对第二开关电路23仅由晶体管T1与二极管D1的串联电路所构成的属于第一类型的像素电路进行说明。

图28中示出了使用第一类型的像素电路2A（图7）的写入动作的时序图。图28中示出了一帧期间内两根栅极线GL1、GL2、两根源极线SL1、SL2、参考线REF、辅助电容线CSL、升压线BST的各个电压波形、和相对电压Vcom的电压波形。

另外，图28中将四个像素电路2A的内部节点N1的电位VN1的波形对照起来进行表示。这四个像素电路2A分别是由栅极线GL1和源极线SL1所选择的像素电路2A(a)、由栅极线GL1和源极线SL2所选择的像素电路2A(b)、由栅极线GL2和源极线SL1所选择的像素电路2A(c)、由栅极线GL2和源极线SL2所选择的像素电路2A(d)、图中，在内部节点电位VN1的后面分别附加（a）～（d）来进行区分。

一帧期间被分割成与栅极线GL的根数相对应的水平期间，然后依次分配给各水平期间内所选择的栅极线GL1～GLn。图28中示出了最初的两个水平期间内的两根栅极线GL1、GL2的电压变化。在第一水平期间内，对栅极线GL1施加选择行电压8V，对栅极线GL2施加非选择行电压-5V，而在第二水平期间内，对栅极线GL2施加选择行电压8V，对栅极线GL1施加非选择行电压-5V，在此后的水平期间内，对两栅极线GL1、GL2施加非选择行电压-5V。

对各列源极线SL施加与每个水平期间相对应的显示行的像素数据所对应的电压（5V、3V、0V）。作为各源极线SL的代表，图28中示出两根源极线SL1、SL2。另外，为了对内部节点N1的电位VN1的变化进行说明，图28中将最初的两个水平期间的两根源极线SL1、SL2的电压分为5V、3V、0V来进行图示。此后，施加与像素数据相对应的3值电压。图28中，为了表示依赖于数据的电压值，将其表示为“D”

图28中，作为一个例子，示出了在第一水平期间h1内向像素电路2A（a）写入高电平电压、向像素电路2A(b)写入低电平电压、并且在第二水平期间h2内向像素电路2A(c)及2A(d)写入中电平电压的情况。

下面，作为一个例子，对于写入动作之前的时刻下的各像素电路2A(a)～（d），分别假设2A(a)大约被写入了0V（低电压状态），2A(b)及2A(c)大约被写入了3V（中电压状态），2A(d)大约被写入了5V（高电压状态）。另外，这里所说的“大约”是考虑了如实施方式2中所述的那样由漏电流等引起的电位随时间变化的描述。

即，假设通过本实施方式的写入动作，使得像素电路2A(a)从0V被写为5V，像素电路2A(b)从3V被写为0V，像素电路2A(c)仍旧被写为3V，像素电路2A(d)从5V被写为3V。

在进行写入动作的期间内（一帧期间内），对参考线REF施加使晶体管T2始终为导通状态而与内部节点N1的电压状态无关的电压。这里假设为8V。该电压的值大于被写入高电压状态的内部节点N1的电位VN1（5V）与晶体管T2的阈值电压（2V）之和即可。由此，输出节点N2与内部节点N1电连接，与内部节点N1相连的辅助电容元件Cs可以用来稳定内部节点电位VN1。

此外，由于在写入动作期间不会进行升压上扬动作，因此，对升压线BST施加低电平电压（这里假设为0V）。辅助电容线CSL固定为规定的固定电压（例如0V）。对于相对电压Vcom，已完成了上述相对AC驱动，在一帧期间内将其固定在高电平电压（5V）和低电平电压（0V）中的某一方。图28中将相对电压Vcom固定在0V。

在第一水平期间h1内，对栅极线GL1施加选择行电压，并对各源极线SL施加与像素数据相对应的电压。为了向晶体管T3的控制端子与栅极线GL1相连接的像素电路中的像素电路2A(a)写入5V，向像素电路2A(b)写入0V，而向源极线SL1施加5V，并向源极线SL2施加0V。对于其它源极线，也同样施加与像素数据相对应的电压。

在第一水平期间h1内，像素电路2A(a)及2A(b)中的晶体管T3均导通，因此，施加在源极线SL上的电压经由晶体管T3而写入到内部节点N1。

另一方面，在第一水平期间h1内，对于晶体管T3的控制端子与栅极线GL1以外的栅极线GL相连的像素电路，由于晶体管T3未导通，因此施加在源极线SL上的电压不会经由第一开关电路22而提供给内部节点N1。

这里，关注由栅极线GL2和源极线SL1所选择的像素电路2A（c）。像素电路2A(c)中，由于晶体管T3的控制端子与栅极线GL2相连，因此，晶体管T3如上述那样为非导通，因而不会经由第一开关电路22将施加在源极线SL1上的电压（5V）写入到内部节点N1。

并且，在进行写入之前，内部节点N1的电位VN1(c)大致呈现为3V，内部节点N1和输出节点N2呈现出相同的电位，因此晶体管T1的栅极电位也大致呈现为3V。由于对源极线SL1施加5V，因此晶体管T1变为非导通。因此，不会经由第二开关电路23将施加在源极线SL1上的电压写入到内部节点N1。

由此，在第一水平期间h1内，VN1(c)依旧保持写入动作之前的电位。

接着，关注由栅极线GL2和源极线SL2所选择的像素电路2A（d）。由于晶体管T3的控制端子与栅极线GL2相连，因此像素电路2A(d)也和像素电路2A(c)一样，其晶体管T3为非导通。因此，不会经由第一开关电路22将施加在源极线SL2上的电压（0V）提供给内部节点N1。

并且，在进行写入之前，内部节点N1的电位VN1(d)大致呈现为5V。由于施加在源极线SL2上的电压为0V，因此施加在二极管D1上的电压为反向偏置电压。因此，不会经由第二开关电路23将施加在源极线SL2上的电压（0V）提供给内部节点N1。

由此，在第一水平期间h1内，VN1(d)也依旧保持写入动作之前的电位。

另一方面，在第二水平期间h2内，为了分别向像素电路2A(c)及2A(d)写入3V的电压，对栅极线GL2施加选择行电压，对除此以外的栅极线GL施加非选择行电压，并分别对源极线SL1及SL2施加3V的电压，且对其它源极线SL也施加由栅极线GL2所选择的各像素电路的像素数据所对应的电压。像素电路2A(c)及2A(d)中，经由第一开关电路22将施加在源极线SL上的电压提供给内部节点N1。并且，在像素电路2A(a)及2A(b)中，第一开关电路22未导通，而且在第二开关电路23中，也由于二极管D1变为反向偏置状态、或者晶体管T1变为非导通状态而使得第二开关电路23为非导通，因此，不会将施加在源极线SL上的电压提供给内部节点N1。

通过进行上述那样的电压施加，从而仅对所选择的像素电路，经由第一开关电路22将与像素数据相对应的电压从源极线SL提供给内部节点N1。

另外，在上述实施方式中，设想各像素电路为图7所示的像素电路2A的情况进行了说明，但当然也能在图8所示的像素电路2A中以同样的方式实现写入动作。

<第二类型>

接着，对第二开关电路23由晶体管T1、二极管D1、及晶体管T4的串联电路所构成、且晶体管T4的控制端子与选择线SEL相连的属于第二类型的像素电路进行说明。

第二类型中，如上所述，设想了第一开关电路22仅由晶体管T3构成的像素电路2B（图9～图11）、和第一开关电路22由晶体管T3和T4（或T5）的串联电路所构成的像素电路2C（图12～图15）。

如第一类型中所述的那样，在进行写入动作时使第二开关电路23为非导通，并经由第一开关电路22来从源极线SL向内部节点N1施加电压。像素电路2B中，可以通过使晶体管T4始终为非导通，从而在进行写入动作时可靠地使第二开关电路23为非导通。此外，除此以外，也可以利用与第一类型相同的方法来实现写入动作。图29中示出了使用第二类型的像素电路2B（图9）的写入动作的时序图。另外，图29中，假设为了使晶体管T4在写入动作期间为非导通，对选择线SEL施加-5V的电压。

另一方面，对于如图12～图15那样第一开关电路22由晶体管T3和T4（或T5）的串联电路所构成的情况，在进行写入动作时，为了使第一开关电路22导通，需要使晶体管T3和T4（或T5）均导通。另外，在图15所示的像素电路2C中，虽然第一开关电路22具备晶体管T5，但由于该晶体管T5的控制端子与晶体管T4的控制端子相互连接，因此，以和其它像素电路2C相同的方式来进行晶体管T4的导通控制，从而进行第一开关电路22的导通控制。

据此，在像素电路2C中，并非如像素电路2B那样对所有选择线SEL进行统一控制，而需要像栅极线GL那样，以行为单位分别进行控制。即，选择线SEL以和每一行一一对应的方式设置成与栅极线GL1～GLn相同的数量，并以和栅极线GL1～GLn同样的方式来依次选择这些选择线SEL。

图30中示出了使用第二类型的像素电路2C（图12）的写入动作的时序图。图30中示出了最初的两个水平期间内的两根选择线SEL1、SEL2的电压变化。在第一水平期间内，在选择线SEL1上施加选择用电压8V，在选择线SEL2上施加非选择用电压-5V，而在第二水平期间内，在选择线SEL2上施加选择用电压8V，在选择线SEL1上施加非选择用电压-5V，并在此后的水平期间内，在两根选择线SEL1、SEL2上均施加非选择用电压-5V。其他内容与图28所示的第一类型的像素电路2A的写入动作的时序图相同。由此，能够实现与图28所示的第一类型的像素电路2A相同的电压状态。这里省略详细说明。

<第三类型>

接着，对第二开关电路23由晶体管T1、二极管D1、及晶体管T4的串联电路所构成、且晶体管T4的控制端子与升压线BST相连的属于第三类型的像素电路进行说明。

第三类型的像素电路与第二类型相比，不同点仅在于不具备选择线SEL，且晶体管T4的控制端子与升压线BST相连。因此，只要利用与第二类型中对选择线SEL施加电压相同的方法来对升压线BST施加电压即可。图31中示出了使用第三类型的像素电路2D（图16）的写入动作的时序图。

此时，施加在参考线REF上的电压为8V，晶体管T2始终导通，因此，即使施加在升压线BST上的电压上升，输出节点N2的电位VN2也几乎不会上升，故晶体管T1不会导通。

[实施方式6]

实施方式6中，对持续显示模式下的自刷新动作与写入动作的关系进行说明。

持续显示模式下，在对一帧的像素数据执行写入动作以后，在一定期间内不会再进行写入动作，并维持通过上一次写入动作所得到的显示内容。

通过写入动作来经由源极线SL对各像素内的内部节点N1（像素电极20）提供电压。此后，栅极线GL变为低电平，晶体管T3变为非导通状态。然而，通过上一次写入动作而储存在像素电极20中的电荷使得内部节点N1的电位VN1被保持。即，像素电极20与相对电极80之间的电压Vlc得以维持。由此，即使在写入动作结束以后，也会使对液晶电容Clc两端施加显示像素数据所需电压的状态持续下去。

对于相对电极80的电位固定的情况，液晶电压Vlc取决于像素电极20的电位。该电位会随着像素电路2内晶体管的漏电流产生而随时间发生变动。例如，当源极线SL的电位低于内部节点N1的电位时，会在内部节点N1向源极线SL的方向上产生漏电流，内部节点N1的电位VN1会随时间降低。相反，当源极线SL的电位高于内部节点N1的电位时（尤其是被写入低电压状态时），会在源极线SL向内部节点N1的方向上产生漏电流，VN1会随时间增加。即，若随着时间的经过而不从外部进行写入动作，则液晶电压Vlc会逐渐变化，其结果，显示图像也会变化。

对于通常显示模式，即使是静态图像，也会在每一帧内对所有像素电路2执行写入动作。因此，只要在一帧期间内对储存在像素电极20中的电荷量进行维持即可。由于像素电极20在一帧期间内的电位变动量也极其少量，因此这段期间内的电位变动不会对所显示的图像数据产生能在视觉上被确认的影响。因此，在通常显示模式下，像素电极20的电位变动不太会构成问题。

与此相对，在持续显示模式下，并不会在每一帧内执行写入动作。因此，在相对电极80的电位固定的期间，需要根据情况在数帧内对像素电极20的电位进行保持。然而，若在数帧期间内不进行写入动作而放置不管，则会产生上述那样的漏电流，导致像素电极20的电位间断地改变。其结果，所显示的图像数据可能会产生能在视觉上被确认的变化。

为了避免产生这种现象，在持续显示模式下，利用图32的流程图中所示的要点，通过将自刷新动作和写入动作组合起来执行，从而抑制像素电极的电位变动，并实现功耗的大幅降低。

首先，按照实施方式5中所述的要点来执行持续显示模式下的一帧像素数据的写入动作（步骤#1）。

在进行了步骤#1的写入动作后，按照实施方式2中所述的要点来执行自刷新动作（步骤#2）。如上所述，自刷新动作包括刷新步骤S1和待机步骤S2。

这里，若在待机步骤S2期间接收到新的像素数据写入动作（数据改写）、外部刷新动作、或外部极性反转动作的请求（步骤#3的是），则返回到步骤#1，执行新的像素数据或之前的像素数据的写入动作。若在待机步骤S2期间没有接收到该请求（步骤#3的否），则返回到步骤#2，并再次执行自刷新动作。由此，能够抑制漏电流的影响所引起的显示图像的变化。

若不进行自刷新动作，而通过写入动作进行刷新动作，则满足由上述数学式1所示的关系式所表示的耗电量，但当以相同的刷新频率反复执行自刷新动作时，各像素电路若要保持3值的像素数据，则如实施方式5那样，所有源极线电压的驱动次数为两次，因此，数学式1中的变量n为2，若假设显示分辨率（像素数）为VGA，则m=1920，n=480，因此，能够期待耗电量下降1/240左右。

本实施方式中，并用自刷新动作、外部刷新动作或外部极性反转动作是为了应对如下假设的情况：即，即使是起初正常动作的像素电路2，但随着时间的变化，可能一部分像素电路2中的第二开关电路23或控制电路24会产生问题，从而处于虽然能顺利地实施写入动作，但无法正常执行自刷新动作的状态。即，如果仅依赖于自刷新动作，则在该一部分像素电路2的显示产生劣化后，该劣化会固定，但通过并用外部极性反转动作，则能防止该显示缺陷的固定。

[实施方式7]

实施方式7中，对于各类型，参照附图对通常显示模式下的写入动作进行说明。

在通常显示模式的写入动作中，按照每个水平方向（行方向）上的显示行来分割一帧的像素数据，在每一水平期间内，对各列源极线SL施加一个显示行的各像素数据所对应的多灰阶的模拟电压，并且对所选择的显示行（选择行）的栅极线GL施加选择行电压8V，来使该选择行的所有像素电路2的第一开关电路22处于导通状态，从而将各列源极线SL的电压传输给选择行的各像素电路2的内部节点N1。对于所选择的的显示行以外（非选择行）的栅极线GL施加非选择行电压-5V，以使该选择行的所有像素电路2的第一开关电路22处于非导通状态。

另外，与持续显示模式不同，在通常显示模式的写入动作中，由于相对电压Vcom在每一水平期间内变化（相对AC驱动），因此以和相对电压Vcom的电压相同的方式对辅助电容线CSL进行驱动。这是因为，像素电极20经由液晶层而与相对电极20进行电容耦合，并且也经由辅助电容元件Cs来与辅助电容线CSL电容耦合，因此，若辅助电容元件Cs的电压固定，则在数学式2中仅Vcom会产生变动，由此会引起非选择行的像素电路2的液晶电压Vlc的变动。因此，通过以和相对电压Vcom的电压相同的方式来对所有辅助电容线CSL进行驱动，从而使相对电极80和像素电极20的电压在相同的电压方向上变化，使得相对AC驱动的影响被抵消。

对于通常显示模式，除了进行相对AC驱动这一点、以及从源极线SL施加的模拟电压的灰阶数多于持续显示模式时这一点以外，其动作在原理上与持续显示模式的写入动作相同，因此省略其详细说明。图33中示出了对第一类型的像素电路2A（图7）进行持续显示模式时的写入动作的时序图。另外，图33中，由于施加在源极线SL上的模拟电压是与模拟显示行的像素数据相对应的多灰阶的模拟电压，因此并没有在最大值VL与最小值VH之间对施加电压进行唯一地确定，故通过填充斜线来表示该情况。

同样地，图34中示出了使用第二类型的像素电路2C（图12）的写入动作的时序图。

本实施方式中，在通常显示模式的写入动作中，采用了在每一水平期间内使各显示行的极性反转的方法，这是因为能够消除下述以一帧为单位进行极性反转时会产生的问题。另外，作为消除这种问题的方法，也存在对每一列进行极性反转驱动的方法、以像素为单位在行方向及列方向上同时进行极性反转驱动的方法。

设想在某一帧F1内在所有像素中施加正极性的液晶电压Vlc、并在下一帧F2内在所有像素中施加负极性的液晶电压Vlc的情况。即使对液晶层75施加的电压的绝对值相同，光的透过率也可能会因正极性或负极性而产生微小的差异。在显示高画质的静态图像时，该微小差异的存在可能会导致在帧F1和帧F2内产生显示形态上的细微变化。此外，在显示动态图像时，也可能在帧与帧之间应当显示同一显示内容的显示区域内，产生该显示形态上的细微变化。设想在显示高画质的静态图像、动态图像时，即使是这种细微的变化也能在视觉上被识别的情况。

并且，由于通常显示模式是对这种高画质的静态图像、动态图像进行显示的模式，因此上述这种细微的变化可能会在视觉上被识别。为了避免这种现象，本实施方式中，在同一帧内使每一显示行的极性反转。由此，即使在同一帧内，也会在显示行之间施加极性不同的液晶电压Vlc，因此能抑制液晶电压Vlc的极性对显示图像数据产生的影响。

[其它实施方式]

下面对其它实施方式进行说明。

<1>上述实施方式中，假设成为自刷新动作对象的持续显示模式的显示色数少于通常显示模式来进行说明。然而，也可以增加灰阶数来使显示色数增加到一定水平，从而仅利用持续显示模式来实现液晶显示。对于该情况，虽然无法实现通常显示模式那样的全彩显示，但对于所需要的可显示色数并没有那么多的形态的画面，能仅利用本发明的持续显示模式来进行显示处理。

另外，若增加灰阶数，则实施方式2中的自刷新动作中所施加的脉冲次数、即刷新步骤S1中的阶段数也会增加。实施方式2中，在3值的情况下利用阶段P1及P2这两个阶段来实现，若增加到4灰阶，则当然需要三个阶段，若增加到5灰阶，则需要四个阶段。

另一方面，根据实施方式3的方法，使施加在升压线BST上的电压在从阶段P1开始后保持一定，并使施加在参考线REF上的电压、以及施加在源极线SL上的电压变化一定次数（灰阶数-1）。

此外，上述实施方式中，采用了5V、3V、0V来作为持续显示模式下的像素数据的值，但当然不限于这些电压值。

<2>关于第二类型的像素电路2B(图9～图11)，在进行通常显示模式及持续显示模式的写入动作时,也可以向参考线REF提供低电平电压，使晶体管T2处于截止状态。由此，内部节点N1与输出节点N2电气分离，其结果，像素电极20的电位不会受到写入动作前的输出节点N2的电压的影响。由此，像素电极20的电压能够正确反应施加在源极线SL上的电压，从而能精确地显示图像数据。

<3>上述实施方式中，对于构成在有源矩阵基板10上的所有像素电路2，包括第二开关电路23和控制电路24。对此，当有源矩阵基板10上包括进行透射液晶显示的透射像素部和进行反射液晶显示的反射像素部这两种像素部时，也可以采用仅反射像素部的像素电路中具备第二开关电路23和控制电路24，而透射显示部的像素电路中不具备第二开关电路23和控制电路24的结构。

对于该情况，在通常显示模式时利用透射像素部来进行图像显示，而在持续显示模式时利用反射像素部来进行图像显示。通过采用这种结构，能够削减形成在整个有源矩阵基板10上的元件数。

<4>在上述实施方式中，各像素电路2是具备辅助电容元件Cs的结构，但也可以是不具备辅助电容元件Cs的结构。然而，为了使内部节点N1的电位更稳定，从而能可靠地实现显示图像的稳定化，优选具备该辅助电容元件Cs的结构。

<5>上述实施方式中，设想了各像素电路2的显示元件部21仅由单位液晶显示元件Clc构成的情况，但也可以如图35所示，采用内部节点N1与像素电极20之间具备模拟放大器Amp（电压放大器）的结构。图35中，作为一个例子，采用了输入辅助电容线CSL和电源线Vcc来作为模拟放大器Amp的电源用线的结构。

在该情况下，根据由模拟放大器Amp所设定的放大率η来对提供给内部节点N1的电压进行放大，并将放大后的电压提供给像素电极20。由此，能够将内部节点N1的微小电压变化反应在显示图像中。

另外，当采用该结构时，在持续显示模式的自极性反转动作中，根据放大率η来对内部节点N1的电压进行放大，并将其提供给像素电极20，因此，能够通过对施加在源极线SL上的第一及第二电压状态的电压差进行调整，来使提供给像素电极20的第一及第二电压状态的电压与相对电压Vcom的高电平及低电平的电压一致。

<6>在上述实施方式中，设想像素电路2内的晶体管T1～T4为N沟道型多晶硅TFT，但也可以采用使用P沟道型TFT的结构、使用非晶硅TFT的结构。在该情况下，可以通过使各电压的大小关系、二极管D1的整流方向反转等来以和上述各实施方式同样的方式使像素电路2动作，获得相同的效果。

<7>在上述实施方式中，以液晶显示装置为例进行了说明，但本发明并不限定于此，只要是具有用于对像素数据进行保持的像素电容Cp所对应的电容、并基于保持在该电容中的电压来显示图像的显示装置，都能应用本发明。

例如，对于在相当于像素电容的电容中保持相当于像素数据的电压来进行图像显示的有机EL（Electroluminescence：电致发光）显示装置的情况，本发明尤其适用于自刷新动作。图36是表示这种有机EL显示装置的像素电路的一个例子的电路图。在该像素电路中，将作为像素数据而保持在辅助电容Cs中的电压提供给由TFT构成的驱动用晶体管Tdv的栅极端子，与该电压相对应的电流经由驱动用晶体管Tdv而流入发光元件OLED。因此，该辅助电容Cs相当于上述各实施方式中的像素电容Cp。

另外，在图36所示的像素电路中，与通过在电极间施加电压来控制光的透过率从而进行图像显示的液晶显示装置不同，利用流过元件的电流来使元件本身发光从而进行图像显示。因此，由于发光元件的整流性，无法使施加在该元件两端的电压的极性反转，而且也没有这个必要。

<8>在上述实施方式2中，参照图21及图22的时序图对第二类型的像素电路的自刷新动作进行了说明。第二类型的像素电路2B、2C（图9～图15）具备晶体管T4，并且除升压线BST以外，还另外具备与该T4的栅极相连的选择线SEL。由此，在该类型的像素电路中，能够有目的地使施加在升压线BST上的电压时序与T4的导通时序不同。

利用这一点，在对第二类型的像素电路2B、2C进行自刷新动作时，可以使施加在选择线SEL上的电压时序稍晚于对参考线REF及升压线BST施加电压的时序。

如上所述，施加在参考线REF上的电位在以下范围内：即，在灰阶低于成为刷新对象的灰阶的像素中，T2导通。由此，即使在该状态下对升压线BST施加电压，所述像素的节点N2也不会产生电位上扬，其结果，晶体管T1不会导通。

然而，也设想了以下情况：即，由于晶体管的能力、节点的寄生电容等其它因素的影响，尽管晶体管T2导通，但在对升压线BST施加电压后，还是会产生节点N2的电位暂时上扬的情况。对于该情况，晶体管T1会在该时刻导通，其结果，所述像素可能会被不同灰阶的电压改写。

对此，使晶体管T4的导通时序稍晚于向升压线BST施加电压的时序，由此，即使假设节点N2的电位暂时上升而使得晶体管T1在该期间内导通，但由于晶体管T4为非导通，因此能利用该晶体管T4来切断源极线SL与节点N1之间的导通。另外，即使节点N2的电位暂时上升，电荷也会在之后被节点N1的寄生电容所吸收，因此N2的电位会下降。此时，晶体管T1变为非导通，因此即使节点T4导通，灰阶低于刷新对象灰阶的像素电路的节点N1也不会被源极线SL的施加电压改写。

如上所述，特别是在第二类型的像素电路中，由于能够使施加在选择线SEL上的电压时序独立于施加在升压线BST上的电压时序来进行控制，因此能通过使施加在选择线SEL上的电压时序稍晚于施加在升压线BST上的时序，来更可靠地防止写入错误的灰阶这样的误动作。

该方法也能应用于实施方式3的图25所示的时序图。即，图25中，使施加在选择线SEL上的电压时序稍晚于t3即可。

另外，在第一类型、第三类型中，不进行利用这种方法的刷新动作，但由于原本引起上述误写入的可能性就较低，因此利用实施方式2中说明的方法所涉及的刷新动作也能正确地刷新为原始的灰阶。

<9>在上述各实施方式中，作为像素电路，设想了具备一端与源极线SL相连、另一端与内部节点N1相连的第二开关电路23的结构来进行说明。然而，即使采用具备源极线SL以外的电压提供线VSL、并使第二开关电路23的未构成内部节点N1一侧的一端与该电源提供线VSL相连接的结构，也能进行同样的动作。这里，电压提供线VSL也和参考线REF、升压线BST一样，采用施加电压由显示控制电路11来进行控制的结构。

图37是该其它实施方式的像素电路的一个结构例。像素电路3A相对于图7所示的像素电路2A而言，第二开关电路23的一端不与源极线SL相连，而是与电压提供线VSL相连。对于图8～图17所示的各像素电路2A、2B、2C、2D、2E，也可以完全相同地将第二开关电路23的一端的连接对象从源极线SL变更为电压提供线VSL，从而实现同样的像素电路。

并且，在进行自刷新动作时，能够通过在电压提供线VSL上施加与上述各实施方式中施加在源极线SL上的电压相同的电压，来达到与上述各实施方式相同的电压状态。由此，对于本其它实施方式的像素电路，也能以完全相同的原理来进一步执行自刷新动作。另外，由于晶体管T3在自刷新动作期间始终截止，因此，施加在源极线SL上的电压与自刷新动作无关。在排除耗电量的抑制、漏电流的影响的想法下，在自刷新动作期间优选使施加在源极线SL上的电压为0V。这里省略详细说明。

标号说明

1:   液晶显示装置

2:   像素电路

2A,2B,2C,2D,2E,3A:像素电路

10:  有源矩阵基板

11:  显示控制电路

12:  相对电极驱动电路

13:  源极驱动器

14:  栅极驱动器

20:  像素电极

21:  显示元件部

22:  第一开关电路

23:  第二开关电路

24:  控制电路

74:  密封材料

75:  液晶层

80:  相对电极

81:  相对基板

Amp: 模拟放大器

BST: 升压线

Cbst:升压电容元件

Clc: 液晶显示元件

CML: 相对电极布线

CSL: 辅助电容线

Cs:  辅助电容元件

Ct:  时序信号

D1:  二极管元件

DA:  数字图像信号

Dv:  数据信号

GL(GL1,GL2,……,GLn):栅极线

Gtc: 扫描侧时序控制信号

N1:  内部节点

N2:  输出节点

OLED:发光元件

P1,P2:阶段

REF: 参考线

S1,S2:步骤

Sc1,Sc2,……,Scm:源极信号

SEL: 选择线

SL(SL1,SL2,……,SLm):源极线

Stc: 数据侧时序控制信号

T1,T2,T3,T4,T5:晶体管

Tdv: 驱动用晶体管

Vcom:相对电压

Vlc: 液晶电压

VN1: 内部节点电位、像素电极电位

VN2: 输出节点电位

Claims (7)

1.一种显示装置，该显示装置具有像素电路阵列，该像素电路阵列包括分别配置在行方向及列方向上的多个像素电路，其特征在于，

所述像素电路包括：显示元件部，该显示元件部包括单位显示元件；内部节点，该内部节点构成所述显示元件部的一部分，并对施加在所述显示元件部上的像素数据的电压进行保持；第一开关电路；第二开关电路；以及控制电路，该控制电路包括第一电容元件，

所述第二开关电路的一端与所述内部节点相连，且所述第二开关电路包括第一晶体管元件与二极管元件的串联电路，

所述控制电路包括所述第一电容元件与第二晶体管元件的串联电路，所述第二晶体管元件的第一端子与所述内部节点相连，所述第二晶体管元件的第二端子与所述第一晶体管的控制端子及所述第一电容元件的一端相连从而形成输出节点，

所述第一开关电路的一端与所述内部节点相连，且所述第一开关电路包括第三晶体管元件，

所述单位显示元件的端子中与所述内部节点相连的端子的相反侧的端子与公共电极相连，

在配置在同一列上的所述像素电路中，所述第一开关电路的另一端及所述第二开关电路的另一端与公共的数据信号线相连，

在配置在同一行上的所述像素电路中，所述第三晶体管元件的控制端子与公共的扫描信号线相连，

在配置在同一行或同一列上的所述像素电路中，所述第二晶体管元件的控制端子与公共的第一控制线相连，

在配置在同一行或同一列上的所述像素电路中，所述第一电容元件的另一端与公共的第二控制线相连，

所述显示装置包括：数据信号线驱动电路，该数据信号线驱动电路分别对所述数据信号线进行驱动；控制线驱动电路，该控制线驱动电路分别对所述第一及第二控制线进行驱动；以及扫描线驱动电路，该扫描线驱动电路分别对所述扫描信号线进行驱动，

所述像素电路阵列内的各像素电路的内部节点能分别对离散的多个电压状态中的一个电压状态进行保持，并利用不同的电压状态来实现多灰阶，

在进行自刷新动作时，即，对多个所述像素电路，使所述第二开关电路和所述控制电路动作，从而依次改变所执行的对象灰阶，并同时对所述内部节点的电压变动进行补偿时，

所述扫描信号线驱动电路对与所述像素电路阵列内的全部所述像素电路相连的所述扫描信号线施加规定的电压，来使所述第三晶体管元件处于非导通状态，

所述数据信号线驱动电路对所述数据信号线施加刷新输入电压，该刷新输入电压为刷新目标电压与规定的第一调整电压之和，其中，所述刷新目标电压与要执行刷新动作的对象灰阶的电压状态相对应，所述第一调整电压与所述第二开关电路内的电压下降量相对应，

所述控制线驱动电路对所述第一控制线施加刷新基准电压，该刷新基准电压为刷新分离电压与规定的第二调整电压之和，其中，所述刷新分离电压由灰阶比所述对象灰阶低一级的电压状态和所述对象灰阶的电压状态的中间电压来规定，所述第二调整电压与所述第一控制线和所述内部节点的电压下降量相对应，所述控制线驱动电路在该状态下，对所述第二控制线施加规定振幅的升压电压，来使所述输出节点产生经由所述第一电容元件的电容耦合所引起的电压变化，由此，当所述内部节点的电压状态高于所述刷新目标电压时，所述二极管元件会在从所述数据信号线向所述内部节点的方向上变为反向偏置状态，使得所述数据信号线与所述内部节点不会导通，当所述内部节点的电压状态低于所述刷新分离电压时，抑制所述输出节点因所述升压电压的施加而引起的电位变动，来使所述第一晶体管元件变为非导通，使得所述数据信号线与所述内部节点不会导通，当所述内部节点的电压状态在所述刷新分离电压以上、且在所述刷新目标电压以下时，所述二极管元件在从所述数据信号线向所述内部节点的方向上变为正向偏置状态，且所述输出节点的电位变动不会受到抑制，所述第一晶体管元件变为导通状态，从而将所述刷新目标电压提供给所述内部节点，对具备表示所述对象灰阶的电压状态的所述内部节点的所述像素电路执行刷新动作，

进一步继续施加所述升压电压，并将所述对象灰阶调高一级，从而使施加在所述第一控制线上的所述刷新基准电压改变，之后使施加在所述数据信号线上的所述刷新输入电压改变，由此来依次对具备表示不同灰阶的电压状态的所述内部节点的所述像素电路执行刷新动作，

在对最低灰阶以外的所有灰阶进行了刷新动作以后，所述控制线驱动电路使施加在所述第一控制线上的电压下降，从而使所有灰阶的第二晶体管元件变为非导通，之后停止对所述第二控制线施加所述升压电压，然后使施加在所述第一控制线上的电压上升，从而使所有灰阶的第二晶体管元件导通。

2.如权利要求1所述的显示装置，其特征在于，

作为所述刷新输入电压，是将因施加在所述第一控制线及所述第二控制线上的电压变动而产生的、由所述第二晶体管元件的寄生电容所引起的所述内部节点及所述输出节点的电位变动量考虑在内，进一步增加了规定的余量电压后得到的电压值。

3.如权利要求1或2所述的显示装置，其特征在于，

配置在同一列上的所述像素电路所具备的所述第二开关电路的所述另一端不与公共的所述数据信号线相连，而与公共的电压提供线相连，

由所述控制线驱动电路来分别对各所述电压提供线进行驱动，

在进行所述自刷新动作时，不由所述数据信号线驱动电路对所述数据信号线施加所述刷新输入电压，而由所述控制线驱动电路对所述电压提供线施加所述刷新输入电压。

4.如权利要求1至3中任一项所述的显示装置，其特征在于，

所述像素电路中，所述第二开关电路包括所述第一晶体管元件、所述二极管元件、及第四晶体管元件的串联电路，该第四晶体管元件的控制端子与所述第二控制线相连。

5.如权利要求1至3中任一项所述的显示装置，其特征在于，

所述像素电路中，所述第二开关电路包括所述第一晶体管元件、所述二极管元件、及第四晶体管元件的串联电路，

在配置在同一行或同一列上的所述像素电路中，所述第四晶体管元件的控制端子与公共的第三控制线相连，并能通过所述控制线驱动电路来分别对所述第三控制线进行驱动，

在进行所述自刷新动作时，所述控制线驱动电路在对所述第三控制线施加使所述第四晶体管元件处于导通状态的规定电压的状态下，对所述第二控制线施加所述升压电压。

6.如权利要求1至3中任一项所述的显示装置，其特征在于，

所述像素电路中，所述第二开关电路包括所述第一晶体管元件、所述二极管元件、及第四晶体管元件的串联电路，

在配置在同一行或同一列上的所述像素电路中，所述第四晶体管元件的控制端子与公共的第三控制线相连，并能通过所述控制线驱动电路来分别对所述第三控制线进行驱动，

在进行所述自刷新动作时，所述控制线驱动电路在对所述第二控制线施加所述升压电压的状态下，对所述第三控制线施加使所述第四晶体管元件处于导通状态的规定电压。

7.如权利要求1至6中任一项所述的显示装置，其特征在于，

所述二极管元件由栅极及源极相连的MOS晶体管构成。

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