CN103178815B - 一种基于fpga的pwm发生器 - Google Patents

Abstract

本发明公开了一种基于FPGA的PWM发生器，包括FPGA；FPGA中加载有译码接口单元、三角载波发生单元和n个PWM信号生成单元。本发明结合FPGA硬件编程语言和FPGA电路设计软件工具，就可实现此种新型PWM信号发生器，可以很好的解决大功率电力电子系统中的多路PWM信号产生运算量大，数字控制存在延时影响控制精度的问题；且载波频率、死区时间、使能信号均可以依照系统的需要进行设计，应用范围广泛且可灵活应用于各种各样的场合；同时，应用于其它PWM信号发生电路中，也同样具有可靠性高、降低了硬件设计成本、抗干扰能力强等诸多优点。

Description

一种基于FPGA的PWM发生器

技术领域

本发明属于信号调制技术领域，具体涉及一种基于FPGA的PWM发生器。

背景技术

作为一种应用日趋广泛的可编程硬件FPGA(现场可编程门阵列)，其使得控制系统中软件和硬件的界限变得模糊。利用FPGA进行电路设计时，可以很容易地采用软件编程修改硬件电路，实现了硬件的可重复设计和修改，大大降低了直接使用硬件进行设计的成本。

在电力电子系统的控制系统设计中，FPGA的应用也得到越来越多的关注。在大功率电力电子系统中，由于电压和电流等级对器件的限制，往往采用并联、级联、多电平等形式来使电力电子电路达到足够的功率等级，因此控制系统需要产生多路的PWM(脉宽调制)控制信号对电力电子电路中的开关器件进行控制，系统越复杂运算量越大，常规的数字控制芯片性能往往难以满足要求。而相比之下，FPGA具有如下特点：(1)支持并行与流水结构，适合结构性好，数据量大的算法；(2)内嵌硬件乘法计算模块，运行速度快；(3)具有非常好的灵活性，接口配置简单。这使得FPGA在PWM信号产生上具有很大的优势，使用FPGA开发适用于大功率电力电子系统的多路PWM发生器具有现实意义。

常见的基于数字处理器的PWM发生器实现方式分为对称规则PWM和非对称规则PWM两种，根据系统采样频率与开关频率的关系来确定使用何种实现方式。若系统采样频率和开关频率相等，则采用对称规则PWM，在一个载波周期中调制波的值更新一次；而若系统采样频率是开关频率的两倍，则采用非对称规则PWM，在一个载波周期中调制波的值更新两次。对于实际控制系统，从信号采样到计算出该周期的调制信号需要一定的延时，因此，限制了系统最大占空比。为使PWM调制正确实现，可将本周期计算的控制量推迟到下一个采样周期进行比较，即数字控制系统的滞后一拍控制，这是目前实际系统中较普遍的应用方式。

李春鹏等人在标题为数字控制对并网逆变系统稳定性和动态性能的影响(电力自动化设备，2012(3)：第23-27页)的文献中详细分析了引入数字控制延时对系统的影响，但在使用FPGA进行PWM开关信号发生器设计时，由于载波与调制波没有确定的时钟关系，导致滞后一拍控制无法实现，而采样与计算延迟仍然存在，同时还有可能出现占空比混乱的问题，所以基于FPGA的PWM发生器在设计时需要解决数字控制延时所带来的问题。

发明内容

针对现有技术所存在的上述技术问题，本发明提供了一种基于FPGA的PWM发生器，能够解决多路PWM信号产生运算量大、数字控制存在延时影响控制精度的问题。

一种基于FPGA的PWM发生器，包括FPGA；所述的FPGA中加载有以下功能单元：

译码接口单元，用于接收上位机提供的一组调制信号串和n个地址信号，并利用所述的地址信号对调制信号串进行解码，输出n路调制信号；n为大于0的自然数；

三角载波发生单元，用于生成三角载波信号；

n个PWM信号生成单元，所述的PWM信号生成单元用于接收对应的调制信号，使调制信号与三角载波信号进行延时比较后生成PWM驱动信号P1，并对PWM驱动信号P1进行反相处理后施加死区，得到PWM驱动信号P2。

所述的PWM信号生成单元使调制信号与三角载波信号进行延时比较的具体实现方式为：首先，通过延时使调制信号的每个阶跃沿与三角载波信号的波峰或波谷对准，所述的阶跃沿包括上升沿和下降沿；然后，使延时后的调制信号与三角载波信号进行比较并根据以下关系式生成PWM驱动信号P1：

$P\left(t\right)=\left\{\begin{array}{cc}1& \mathrm{if}(U\left(t\right)\≥S\left(t\right))\\ 0& \mathrm{if}(S\left(t\right)>U\left(t\right))\end{array}\right.$

其中：P(t)为PWM驱动信号P1在t时刻的信号值，U(t)为调制信号在t时刻的信号值，S(t)为三角载波信号在t时刻的信号值。

优选地，所述的FPGA中还加载有PWM信号控制单元，其用于控制PWM驱动信号P1～P2的输出；便于外部对PWM发生器的状态进行直接控制。

所述的三角载波发生单元由两个加法器J1～J2、两个量值比较器BT1～BT2、三个选择器S1～S3和两个D触发器D1～D2组成；其中，加法器J1的第一输入端与加法器J2的第一输入端和D触发器D2的Q输出端相连，D触发器D2的Q输出端输出三角载波信号，加法器J1的第二输入端接收常量1，加法器J2的第二输入端接收常量-1，加法器J1的输出端与选择器S1的第一输入端相连，加法器J2的输出端与选择器S1的第二输入端相连，选择器S1的控制端与选择器S2的第一输入端和D触发器D1的Q输出端相连，选择器S1的输出端与D触发器D2的D输入端、量值比较器BT1的第二输入端和量值比较器BT2的第一输入端相连，选择器S2的第二输入端接收常量1，选择器S2的控制端与量值比较器BT1的输出端相连，选择器S2的输出端与选择器S3的第一输入端相连，选择器S3的第二输入端接收常量0，选择器S3的控制端与量值比较器BT2的输出端相连，选择器S3的输出端与D触发器D1的D输入端相连，量值比较器BT1的第一输入端接收给定的载波幅值参数，量值比较器BT2的第二输入端接收常量0，D触发器D1的时钟端与D触发器D2的时钟端相连并接收FPGA的全局时钟。

所述的PWM信号生成单元由一加法器J3、两个量值比较器BT3～BT4、两个或门OR1～OR2、四个等值比较器BE1～BE4、一反相器INV和四个D触发器D3～D6组成；其中，等值比较器BE1的第一输入端与等值比较器BE2的第一输入端、等值比较器BE3的第一输入端、等值比较器BE4的第一输入端、量值比较器BT3的第二输入端和量值比较器BT4的第二输入端相连并接收三角载波信号，等值比较器BE1的第二输入端与等值比较器BE3的第二输入端相连并接收给定的载波幅值参数，等值比较器BE2的第二输入端接收常量0，等值比较器BE1的输出端与或门OR1的第一输入端相连，等值比较器BE2的输出端与或门OR1的第二输入端相连，或门OR1的输出端与D触发器D3的使能端相连，D触发器D3的D输入端与D触发器D4的D输入端相连并接收调制信号，D触发器D3的Q输出端与等值比较器BE3的第一输入端相连，等值比较器BE3的输出端与反相器INV的输入端相连，反相器INV的输出端与D触发器D5的D输入端相连，D触发器D5的Q输出端输出PWM驱动信号P1，等值比较器BE4的第二输入端接收常量0，等值比较器BE3的输出端与或门OR2的第一输入端相连，等值比较器BE4的输出端与或门OR2的第二输入端相连，或门OR2的输出端与D触发器D4的使能端相连，D触发器D4的Q输出端与加法器J3的第一输入端相连，加法器J3的第二输入端接收给定的死区因子参数，加法器J3的输出端与量值比较器BT4的第一输入端相连，量值比较器BT4的输出端与D触发器D6的D输入端相连，D触发器D6的Q输出端输出PWM驱动信号P2，D触发器D3的时钟端与D触发器D4的时钟端、D触发器D5的时钟端和D触发器D6的时钟端相连并接收FPGA的全局时钟。

本发明的工作原理为：由上位机产生的一组调制信号串和地址信号，分别通过数据总线和地址总线传送给FPGA，FPGA中的译码接口单元首先接收这一组调制信号数据并利用地址信号将其解码，分配给多个PWM信号生成单元；同时，FPGA中设计的三角载波发生单元一直产生一个三角载波，送入每一个PWM信号产生单元；在PWM信号生成单元中，通过延时设计解决了占空比可能出现混乱的问题，同时还包含有死区产生作用，这样每个PWM信号生成单元都能产生对应的一组PWM信号(上下管互补)，传输给下游驱动电路以驱动功率开关电路。

本发明的有益技术效果在于：结合FPGA硬件编程语言和FPGA电路设计软件工具，就可实现此种新型PWM信号发生器，可以很好的解决大功率电力电子系统中的多路PWM信号产生运算量大，数字控制存在延时影响控制精度的问题。本发明另外一大优势在于，载波频率、死区时间、使能信号均可以依照系统的需要进行设计，应用范围广泛且可灵活应用于各种各样的场合；同时，应用于其它PWM信号发生电路中，也同样具有可靠性高、降低了硬件设计成本、抗干扰能力强等诸多优点。

附图说明

图1为本发明PWM发生器的结构示意图。

图2为三角载波发生单元的结构示意图。

图3为PWM信号生成单元的结构示意图。

图4为三角波发生以及死区产生的原理示意图。

图5(a)为DSP的采样周期示意图。

图5(b)为调制信号直接与三角载波信号比较的示意图。

图5(c)为调制信号直接与三角载波信号比较生成的PWM驱动信号的示意图。

图5(d)为调制信号经延时后与三角载波信号比较的示意图。

图5(e)为调制信号经延时后与三角载波信号比较生成的PWM驱动信号的示意图。

图6(a)为一个调制波周期的上下管PWM驱动信号的波形图；其横坐标为时间，每格2ms，纵坐标为信号电压值u_PWM，每格2V。

图6(b)为一个开关周期上下管PWM驱动信号死区时间的示意图；其横坐标为时间t，每格20μs，纵坐标为信号电压值u_PWM，每格2V。

图7(a)为实验样机中逆变器交流侧电流的波形图；其横坐标为时间t，每格10ms，纵坐标为电流值i_inva，每格10A。

图7(b)为实验样机中整流器交流侧电流的波形图；其横坐标为时间t，每格10ms，纵坐标为电流值i_reca，每格10A。

具体实施方式

为了更为具体地描述本发明，下面结合附图及具体实施方式对本发明的技术方案及其工作原理进行详细说明。

如图1所示，一种基于FPGA的PWM发生器，包括FPGA；FPGA中加载有译码接口单元、三角载波发生单元、n个PWM信号生成单元和PWM信号控制单元；其中：

译码接口单元与外围上位机相连，其用于通过数据总线和地址总线接收上位机提供的一组调制信号串和n个地址信号，并利用地址信号对调制信号串进行解码，输出n路调制信号；译码接口单元为通过FPGA编程实现。

本实施方式针对多路调制信号，由上游DSP产生的控制信号，通过总线传输的方式与FPGA进行数据交换。实际实现中，为每一路调制信号分配一个总线地址，当FPGA接收总线数据时，根据上游DSP的地址将调制信号数据传输给相应的PWM信号生成单元。

三角载波发生单元用于生成周期性的三角载波信号；其以FPGA时钟频率作为时钟基准，每个时钟周期对计数值进行加一或减一的累加运算，当计数值达到预定的最大值时，计数运算变为减一，达到最小值0时，计数运算变为加一，如此循环往复。预定的最大值和FPGA时钟周期共同决定了载波频率，即为电力电子器件工作的开关频率。

本实施方式中，三角载波发生单元由两个加法器J1～J2、两个量值比较器BT1～BT2、三个选择器S1～S3和两个D触发器D1～D2组成，如图2所示；其中，加法器J1的第一输入端与加法器J2的第一输入端和D触发器D2的Q输出端相连，D触发器D2的Q输出端输出三角载波信号COUNTER，加法器J1的第二输入端接收常量1，加法器J2的第二输入端接收常量-1，加法器J1的输出端与选择器S1的第一输入端相连，加法器J2的输出端与选择器S1的第二输入端相连，选择器S1的控制端与选择器S2的第一输入端和D触发器D1的Q输出端相连，选择器S1的输出端与D触发器D2的D输入端、量值比较器BT1的第二输入端和量值比较器BT2的第一输入端相连，选择器S2的第二输入端接收常量1，选择器S2的控制端与量值比较器BT1的输出端相连，选择器S2的输出端与选择器S3的第一输入端相连，选择器S3的第二输入端接收常量0，选择器S3的控制端与量值比较器BT2的输出端相连，选择器S3的输出端与D触发器D1的D输入端相连，量值比较器BT1的第一输入端接收给定的载波幅值参数PEAK，量值比较器BT2的第二输入端接收常量0，D触发器D1的时钟端与D触发器D2的时钟端相连并接收FPGA的全局时钟CLK。

对于量值比较器，当第一输入端输入值小于第二输入端输入值，则输出端输出1，否则输出端输出0；对于选择器，当控制端接收的信号为0，则输出端输出第一输入端的信号，当控制端接收的信号为1，则输出端输出第二输入端的信号，对于D触发器，当时钟端上升沿到达时，Q输出端输出D输入端的信号；本实施方式三角载波发生单元的工作原理如下：

设定输入载波峰值PEAK和时钟CLK，对COUNTER在每个时钟的上升沿进行加1或者减1操作。若当前为加1操作，当COUNTER计数到和PEAK相等时，BT1输出变为1，S2输出1，同时S3的选通端还是0，则S3输出变为1，这样下一周期上升沿到来时，S1的选通端为1，S1的输出选通到J2的输出，COUNTER开始进行减1操作，并且之后S1选通端会一直保持为1。直到COUNTER值减小到0，这时BT2的输出变为1，所以S3输出变为0，导致下一个上升沿时S1的选通端由1变成0，S3选通J1的输出，COUNTER开始进行加1操作。如此循环往复，COUNTER值形成一个周期性的三角波。

PWM信号生成单元与译码接口单元、三角载波发生单元和PWM信号控制单元相连，其接收对应的调制信号，使调制信号与三角载波信号进行延时比较后生成PWM驱动信号P1，并对PWM驱动信号P1进行反相处理后施加死区，得到PWM驱动信号P2。其中，使调制信号与三角载波信号进行延时比较的具体实现方式如下：

首先，通过延时使调制信号的每个阶跃沿与三角载波信号的波峰或波谷对准，阶跃沿包括上升沿和下降沿；然后，使延时后的调制信号与三角载波信号进行比较并根据以下关系式生成PWM驱动信号P1：

$P\left(t\right)=\left\{\begin{array}{cc}1& \mathrm{if}(U\left(t\right)\≥S\left(t\right))\\ 0& \mathrm{if}(S\left(t\right)>U\left(t\right))\end{array}\right.$

其中：P(t)为PWM驱动信号P1在t时刻的信号值，U(t)为调制信号在t时刻的信号值，S(t)为三角载波信号在t时刻的信号值。

本实施方式中，PWM信号生成单元由一加法器J3、两个量值比较器BT3～BT4、两个或门OR1～OR2、四个等值比较器BE1～BE4、一反相器INV和四个D触发器D3～D6组成，如图3所示；其中，等值比较器BE1的第一输入端与等值比较器BE2的第一输入端、等值比较器BE3的第一输入端、等值比较器BE4的第一输入端、量值比较器BT3的第二输入端和量值比较器BT4的第二输入端相连并接收三角载波信号COUNTER，等值比较器BE1的第二输入端与等值比较器BE3的第二输入端相连并接收给定的载波幅值参数PEAK，等值比较器BE2的第二输入端接收常量0，等值比较器BE1的输出端与或门OR1的第一输入端相连，等值比较器BE2的输出端与或门OR1的第二输入端相连，或门OR1的输出端与D触发器D3的使能端相连，D触发器D3的D输入端与D触发器D4的D输入端相连并接收调制信号DATA，D触发器D3的Q输出端与等值比较器BE3的第一输入端相连，等值比较器BE3的输出端与反相器INV的输入端相连，反相器INV的输出端与D触发器D5的D输入端相连，D触发器D5的Q输出端输出PWM驱动信号P1，等值比较器BE4的第二输入端接收常量0，等值比较器BE3的输出端与或门OR2的第一输入端相连，等值比较器BE4的输出端与或门OR2的第二输入端相连，或门OR2的输出端与D触发器D4的使能端相连，D触发器D4的Q输出端与加法器J3的第一输入端相连，加法器J3的第二输入端接收给定的死区因子参数D_dead，加法器J3的输出端与量值比较器BT4的第一输入端相连，量值比较器BT4的输出端与D触发器D6的D输入端相连，D触发器D6的Q输出端输出PWM驱动信号P2，D触发器D3的时钟端与D触发器D4的时钟端、D触发器D5的时钟端和D触发器D6的时钟端相连并接收FPGA的全局时钟CLK。

对于等值比较器，当两个输入端的输入值相等，则输出端输出1，否则输出端输出0；本实施方式PWM信号生成单元的工作原理如下：

图3中上半部分为P1信号产生电路，下半部分为P2信号产生电路。上半部分电路中，BE1和BE2的第一输入端均接收COUNTER，当COUNTER为0或者载波峰值PEAK的时候，D3使能，调制信号DATA在BT3单元处和三角载波COUNTER进行比较，若DATA大于COUNTER，则BT3输出为0，P1为高电平，反之P1为低电平。下半部分电路原理类似，同样在COUNTER为0或者载波峰值PEAK的时候，D4使能，调制信号DATA在J3单元处加上死区作用因子D_dead后，在输入到BT4处与COUNTER进行比较，若DATA大于COUNTER，则BT4输出为0，P2为低电平，反之P2为高电平。由于死区因子D_dead的存在，P2与P1电平跳变处会有一个时间差，即为系统要求设计的死区时间。而延时功能则是通过在固定的载波极值处更新调制波比较值DATA来实现的。

PWM信号控制单元与外围驱动电路相连，其用于控制各PWM信号生成单元中PWM驱动信号P1～P2的输出，输出后的PWM驱动信号经驱动电路功率放大后驱动相应开关管的通断。本实施方式中，PWM信号控制单元由若干选通开关构建，并通过FPGA编程实现。

PWM信号控制单元的输入为上级PWM信号生成单元的PWM驱动信号以及使能控制信号，该使能信号来自外部，只有当使能信号处于低电平状态时才可以输出PWM信号，否则PWM封锁。通过这一单元，外部控制器可以对整个PWM发生器的状态进行直接控制。

本实施方式中各功能单元的具体编程方式可以采用Verilog HDL硬件编程语言来实现，软件平台可以采用FPGA专用开发软件Quartus II，来实现编程和硬件电路生成。

本实施方式中，译码接口单元输入与总线相连，根据地址总线译码后，通过数据总线方式接收上位机的调制信号，其输出端为多路PWM调制信号，分别接到对应的PWM信号生成单元上；三角载波发生单元产生的三角载波，直接发送给每一个PWM信号生成单元，需要提出的是，如果系统各路PWM信号的开关频率有不同，则可通过输入不同的三角载波的峰值来产生不同频率的载波，分别提供给相应的PWM信号生成单元，以满足实际需要；每个PWM信号生成单元则接收对应的上述两个单元的信号值，产生一对含死区的互补驱动PWM驱动信号；每个PWM驱动信号都经过PWM信号控制单元控制，其输出作为最终的PWM信号来控制一个桥臂上的一对开关管通断。

死区作用因子D_dead由系统要求决定，这里我们结合三角载波发生单元的原理，来说明死区作用因子的设计方法。

首先是三角波的产生，如图4所示；三角波以FPGA系统时钟或其分频时钟提供，用T_clk表示，另外，三角载波的频率即为系统开关频率f_sw，所以这里三角载波周期T_sw也就随之确定，由此可知：

$T_{\mathrm{clk}}\×\mathrm{peak}=\frac{T_{\mathrm{sw}}}{2}$

由上式即可确定三角波计数的上限值peak，按照三角波计数值应该在0和peak之间来循环计数从而产生频率恒定的三角载波。

三角载波产生以后，需要与PWM调制值进行比较来产生脉宽调制波形，以控制功率器件的通断。此处采用比较值加上D_dead后用于产生上管PWM波形的方法，具体的原理如图4所示。假设死区时间设置为T_dead，根据图中三角形相似关系可知：

$\frac{D_{\mathrm{dead}}}{T_{\mathrm{dead}}}=\frac{\mathrm{peak}}{\frac{1}{2}{T}_{\mathrm{sw}}}$

结合上式可得：

$D_{\mathrm{dead}}=\frac{T_{\mathrm{dead}}}{T_{\mathrm{clk}}}$

T_dead与T_clk均已确定的情况下，可以计算得死区因子参数D_dead，产生死区保护；图4中P2表示上管驱动信号，P1表示下管驱动信号。

以上位机DSP+FPGA协同控制系统为例，设定采样频率为载波频率的两倍，作了PWM发生器直接更新PWM调制值的时序图和在固定载波时刻点(峰值和谷值)处更新PWM调制值的时序图之间的比较，如图5所示。采用在每个载波极值(峰值和谷值)处更新寄存器中的调制信号，然后再进行比较，如此可以消除由于数字控制固有的采样和运算延时所带来的影响。图5(a)中，每个周期DSP会进行一次采样和运算，t₁时刻开始采样，经过一段延时T_delay后完成采样与运算，得到PWM调制值并发送给FPGA中的PWM发生器，大功率电力电子系统中，开关周期通常达到几百微秒，基于总线通信的时间相对于开关周期很短，如图中Δt所示；在t₂时刻PWM发生器接收到了来自DSP的数据。类似的，下一个周期采样开始于t₃时刻，仍然经过T_delay+Δt时间后送入PWM发生器。

如果不在固定的极值点处更新调制值，而是直接将接收到的数据用于比较产生PWM信号，那么产生的PWM信号占空比可能出现混乱，如图5(b)和(c)中所示，一个载波周期中PWM开关信号出现了四次电平跳变，属于误动作，会破坏整个系统控制稳定。

对于相同的DSP调制信号，采用在固定极值处更新的方法，则PWM调制值被接收以后，会暂时储存在寄存器中，直到t₄时刻载波值达到最大时，才会被更新并与载波进行比较。从图5(d)和(e)中看出，此时产生的PWM信号动作两次，正常反映了调制值的变化。这种方法防止了由于数字控制延时带来的混乱比较，保证PWM信号的占空比不会出现误动作，更有利于控制系统参数设计，有效地提高了数字控制的精度。

以下我们在一台背靠背电力电子变流装置(整流器+直流母线+逆变器)上进行试验，来验证本实施方式基于Quartus II和Verilog HDL硬件编程语言所设计的新型PWM开关信号发生器的有效性和优越性。

图6为采用开环正弦调制信号时，PWM发生器所输出的PWM开关信号波形。正弦调制信号频率为50Hz，设计开关频率为整流器6kHz、逆变器3kHz，设计死区时间为1.33us，其中图6(a)显示了逆变器一个调制信号周期20ms的上下管驱动波形，其中CH1为上管PWM信号，CH2为下管PWM信号；图6(b)显示了整流器一个开关周期时上下管死区时间，其中CH1为上管PWM信号，CH2为下管PWM信号，死区时间约为1.33us，符合设计。从图中可以看出，所设计的PWM发生器完全实现了各项功能。

图7(a)为逆变器交流侧相电流波形，图7(b)为整流器交流侧相电流波形。在由DSP和FPGA组成的核心控制系统下，逆变器和整流器都可按照功率给定正常工作，波形质量较高，说明控制精度没有受到数字控制延时的影响，基于FPGA的新型PWM发生器解决了这一延时问题。另一方面，整个样机一共含有6路PWM调制信号，对应于12路PWM开关信号，本实施方式适合于模块化扩展的特点也在这一样机上得到了体现。

Claims (2)

1.一种基于FPGA的PWM发生器，其特征在于：包括FPGA；所述的FPGA中加载有以下功能单元：

译码接口单元，用于接收上位机提供的一组调制信号串和n个地址信号，并利用所述的地址信号对调制信号串进行解码，输出n路调制信号；n为大于0的自然数；

三角载波发生单元，用于生成三角载波信号；

n个PWM信号生成单元，所述的PWM信号生成单元用于接收对应的调制信号，使调制信号与三角载波信号进行延时比较后生成PWM驱动信号P1，并对PWM驱动信号P1进行反相处理后施加死区，得到PWM驱动信号P2；

所述的PWM信号生成单元使调制信号与三角载波信号进行延时比较的具体实现方式为：首先，通过延时使调制信号的每个阶跃沿与三角载波信号的波峰或波谷对准，所述的阶跃沿包括上升沿和下降沿；然后，使延时后的调制信号与三角载波信号进行比较并根据以下关系式生成PWM驱动信号P1：

$P\left(t\right)=\left\{\begin{array}{cc}1& \mathrm{if}(U\left(t\right)\≥S\left(t\right))\\ 0& \mathrm{if}(S\left(t\right)>U\left(t\right))\end{array}\right.$

其中：P(t)为PWM驱动信号P1在t时刻的信号值，U(t)为调制信号在t时刻的信号值，S(t)为三角载波信号在t时刻的信号值；

所述的三角载波发生单元由两个加法器J1～J2、两个量值比较器BT1～BT2、三个选择器S1～S3和两个D触发器D1～D2组成；其中，加法器J1的第一输入端与加法器J2的第一输入端和D触发器D2的Q输出端相连，D触发器D2的Q输出端输出三角载波信号，加法器J1的第二输入端接收常量1，加法器J2的第二输入端接收常量-1，加法器J1的输出端与选择器S1的第一输入端相连，加法器J2的输出端与选择器S1的第二输入端相连，选择器S1的控制端与选择器S2的第一输入端和D触发器D1的Q输出端相连，选择器S1的输出端与D触发器D2的D输入端、量值比较器BT1的第二输入端和量值比较器BT2的第一输入端相连，选择器S2的第二输入端接收常量1，选择器S2的控制端与量值比较器BT1的输出端相连，选择器S2的输出端与选择器S3的第一输入端相连，选择器S3的第二输入端接收常量0，选择器S3的控制端与量值比较器BT2的输出端相连，选择器S3的输出端与D触发器D1的D输入端相连，量值比较器BT1的第一输入端接收给定的载波幅值参数，量值比较器BT2的第二输入端接收常量0，D触发器D1的时钟端与D触发器D2的时钟端相连并接收FPGA的全局时钟；

所述的PWM信号生成单元由一加法器J3、两个量值比较器BT3～BT4、两个或门OR1～OR2、四个等值比较器BE1～BE4、一反相器INV和四个D触发器D3～D6组成；其中，等值比较器BE1的第一输入端与等值比较器BE2的第一输入端、等值比较器BE3的第一输入端、等值比较器BE4的第一输入端、量值比较器BT3的第二输入端和量值比较器BT4的第二输入端相连并接收三角载波信号，等值比较器BE1的第二输入端与等值比较器BE3的第二输入端相连并接收给定的载波幅值参数，等值比较器BE2的第二输入端接收常量0，等值比较器BE1的输出端与或门OR1的第一输入端相连，等值比较器BE2的输出端与或门OR1的第二输入端相连，或门OR1的输出端与D触发器D3的使能端相连，D触发器D3的D输入端与D触发器D4的D输入端相连并接收调制信号，D触发器D3的Q输出端与量值比较器BT3的第一输入端相连，量值比较器BT3的输出端与反相器INV的输入端相连，反相器INV的输出端与D触发器D5的D输入端相连，D触发器D5的Q输出端输出PWM驱动信号P1，等值比较器BE4的第二输入端接收常量0，等值比较器BE3的输出端与或门OR2的第一输入端相连，等值比较器BE4的输出端与或门OR2的第二输入端相连，或门OR2的输出端与D触发器D4的使能端相连，D触发器D4的Q输出端与加法器J3的第一输入端相连，加法器J3的第二输入端接收给定的死区因子参数，加法器J3的输出端与量值比较器BT4的第一输入端相连，量值比较器BT4的输出端与D触发器D6的D输入端相连，D触发器D6的Q输出端输出PWM驱动信号P2，D触发器D3的时钟端与D触发器D4的时钟端、D触发器D5的时钟端和D触发器D6的时钟端相连并接收FPGA的全局时钟。

2.根据权利要求1所述的PWM发生器，其特征在于：所述的FPGA中还加载有PWM信号控制单元，其用于控制PWM驱动信号P1～P2的输出。