CN202261022U - 一种单电感双输出dc-dc开关电源的控制电路 - Google Patents

Abstract

一种单电感双输出DC-DC开关电源的控制电路，在一块芯片中集成两个DC-DC变换器，产生两种电压的输出，两输出支路共用一个电感，在每个输出支路的输出端设置分时导通开关，将一个时钟周期划分为多个单元，在每一时钟周期划分单元中，单独对一路输出进行控制，其特征在于：设置包括两个比较器构成的次环路和包括数字逻辑电路构成的选通信号产生选择电路来控制次环路功率管，使两路输出的负载电流大小任意，每个开关周期内，均向两个支路发送控制选通信号，且两个选通信号相互反相，使得两个次级开关在电感电流上升和下降阶段内分别开启和关断一次，实现两支路的稳定输出。

Description

一种单电感双输出DC-DC开关电源的控制电路

技术领域

本实用新型涉及电源转换器，特别涉及在集成电路内部的一种单电感双输出DC-DC开关电源的控制电路，属于微电子技术领域。

背景技术

在现代集成电路领域中，为了降低功耗同时保持集成电路的性能，多电压供电成为主流趋势，能够提供两路（及多路）不同电压的单电感双（多）路电压输出DC-DC转换芯片应运而生。传统单电感双路电压输出的DC-DC转换器，控制方法多样，其中峰值电流型单电感双输出DC-DC因其具有较高的转化效率和较小的电压纹波，从而成为研究的热点，现有的控制电路（图1）是主环路为传统的工作于连续电流模式（CCM）的峰值电流模式，而次环路的控制仍然为工作于连续电流模式（CCM）的峰值电流模式。该控制方式有一个缺陷：如图2所示，由于只用一个比较器来控制次环路，所以只能在电感上升时间段内产生一个次级环路控制信号，来控制两个次环路功率管，致使两路输出的负载电流范围受限。具体表现为一路的负载电流必须低于另外一路的负载电流，（在图2所示的例子中为第一支路的负载电流小于第二支路的负载电流）否则，单电感双路输出DC-DC转换器系统会产生振荡，引起大于常态的输出电压纹波。

发明内容

本实用新型在现有技术的基础上，提供一种单电感双输出DC-DC开关电源的控制电路，采用与现有技术相同的主环路控制模式，加入和改良了由两个比较器构成的次环路和由数字逻辑电路构成的选通信号产生选择电路来控制次环路功率管，可以使两路输出的负载电流大小任意，不受上述限制，同时单电感双输出DC-DC转换器仍然保持稳定。

本实用新型的技术方案是：一种单电感双输出DC-DC开关电源的控制电路，在一块芯片中集成两个DC-DC变换器，产生两种电压的输出，两输出支路共用一个电感，采用分时复用的主、次环路控制技术，在每个输出支路的输出端设置分时导通开关，将一个时钟周期划分为多个单元，在每一时钟周期划分单元中，单独对一路输出进行控制。

设有主环路控制电路、次环路控制电路、驱动电路、电压采样电路及功率级电路，主环路控制电路输出连接次环路控制电路，主环路控制电路还与驱动电路双向连接，次环路控制电路输出连接驱动电路，驱动电路输出连接功率级电路，功率级电路输出通过电压采样电路分别与主环路控制电路及次环路控制电路连接，功率级电路输出还连接主环路控制电路，其特征在于：次级环路控制电路包括第一电压比较器和第二电压比较器， 第一电压比较器的正输入端接基准电压，负输入端接第一支路采样电压信号，第二电压比较器的正端输入接第二支路采样电压信号，负端输入接基准电压；

设置一个连接于次级环路控制电路和驱动电路之间的选通信号产生及选择电路，包括依次连接的窄脉冲产生电路、锁存电路、选择电路及整形电路；其中：

窄脉冲产生电路设有第一～第六6个与非门、2个电阻R1、R2、2个电容C1、C2以及第一、第二2个反相器，第一与非门的两个输入端均连接主环路控制电路中振荡器的输出时钟信号并与第二与非门的一个输入端连接，第一与非门的输出端连接电阻R1的一端，电阻R1的另一端连接电容C1的一端及第二与非门的另一个输入端，电容C1的另一端接地，第二与非门的输出端与第三与非门的两个输入端连接在一起，第三与非门的输出端连接第一反相器的输入端；第四与非门的两个输均连接主环路控制电路中数字逻辑模块输出的占空比信号，第四与非门的输出端连接电阻R2的一端，电阻R2的另一端连接电容C2的一端及第五与非门的一个输入端，电容C2的另一端接地，第五与非门的另一个输入端接主环路控制电路中数字逻辑模块输出的占空比信号，第五与非门的输出端与第六与非门的两个输入端连接在一起，第六与非门的输出端连接第二反相器的输入端；

锁存电路设有2个具有异步清零功能的第一D触发器和第二D触发器以及第三、第四两个反相器，第三反相器的输入端及第二D触发器的数据输入端均连接主环路控制电路中数字逻辑模块输出的占空比信号，第四反相器的输入端连接次级环路控制电路中第一比较器的输出端，第一D触发器的数据输入端连接第三反相器的输出端，第一D触发器的时钟输入端连接次级环路控制电路中第二比较器的输出端，第一D触发器的清零输入端连接窄脉冲产生电路中第一反相器的输出端，第二D触发器的时钟输入端连接第四反相器的输出端，第二D触发器的清零输入端连接窄脉冲产生电路中第二反相器的输出端；

选择电路设有第一～第四4个二选一数据选择器，第一数据选择器的一个数据输入端连接锁存电路中第二D触发器的输出端，第一、第二两个数据选择器的同相时钟输入端均连接主环路控制电路中数字逻辑模块输出的占空比信号，第一、第二两个数据选择器的反相时钟输入端均连接锁存电路中第三反相器的输出端，第一、第二两个数据选择器的另一个数据输入端均接地，第二数据选择器的一个数据输入端连接锁存电路中第一D触发器的输出端，第三数据选择器的一个数据输入端连接第一数据选择器的输出端，第三、第四两个数据选择器的同相时钟输入端均连接主环路控制电路中数字逻辑模块输出的占空比信号，第三、第四两个数据选择器的反相时钟输入端均连接锁存电路中第三反相器的输出端，第三、第四两个数据选择器的另一个数据输入端均接地，第四数据选择器的一个数据输入端连接第二数据选择器的输出端。 

整形电路设有第一、第二两个或非门和第五、第六两个反相器，第一或非门的一个输入端接选择电路中第四数据选择器的输出端，第一或非门的另一个输入端连接选择电路中第一数据选择器的输出端，第一或非门的输出端连接第五反相器的输入端，第二或非门的一个输入端连接选择电路中第三数据选择器的输出端，第二或非门的另一个输入端连接选择电路中第二数据选择器的输出端，第六反相器的输入端连接第二或非门的输出端，第五、第六两个反相器的输出端产生控制次环路功率管开关的选通控制信号。

本实用新型的优点及显著效果：

(1) 设置包括两个比较器构成的次环路控制电路和包括数字逻辑电路构成的选通信号产生选择电路来控制次环路功率管，使两路输出的负载电流大小任意，每个开关周期内，均向两个支路发送控制选通信号，且两个选通信号相互反相，使得两个次级开关在电感电流上升和下降阶段内分别开启和关断一次，实现两支路的稳定输出在一个周期内产生两个选通信号，分别控制第一支路功率管和第二支路功率管的导通和关断，克服了由于单一选通信号控制同时两个支路功率管时，只能由负载电流大的支路作为控制主环路的反馈信号，从而造成的另一支路负载电流必须小于这一支路负载电流的缺点。

(2)本控制电路简单易实现，只需设计两个比较器构成的次级环路，数字逻辑构成的选通信号产生电路，即可实现上述功能，控制方法简单可靠，电路易实现，且改进电路所占版图面积小。

附图说明

图1为现有技术的电原理框图；

图2为现有技术的时序及电感电流图；

图3为本实用新型的电原理框图；

图4为本实用新型的一种具体实现电路；

图5为本实用新型电路中选通信号选择电路的一种实现方式；

图6为图4电路的控制时序图（高电平表示信号控制的功率管开启）。

具体实施方式

如图3，本实用新型设有主环路控制电路1、次环路控制电路2、选通信号产生电路3、驱动电路4、电压采样电路5和功率级电路6。与现有技术图1相比，主环路控制电路1、驱动电路4、电压采样电路5和功率级电路6与现有技术结构相同，但次环路控制电路2与现有技术不同，另增加了连接于次环路控制电路2和驱动电路4之间的选通信号产生电路3。

如图4，主环路控制电路1包括基准电压产生电路，误差比较器EA，振荡器和斜率补偿电路，峰值电流检测电路和反向电流检测电路，PWM调制器，限流电路，数字逻辑。主环路误差放大器EA的反相输入端连接采样电路中采样电阻R5、R6、R7的一端，同相输入端连接基准电压产生电路的输出电压；反向电流检测电路的一个输入端接电感LX的正端、主环路功率管Mp1和Mp2的漏极，另一个输入端接地；电流检测电路的输入端接电感LX的正端、主环路功率管Mp1和Mp2的漏极；斜率补偿电路的输入接振荡器的输出；PWM调制器的反相输入端接主环路误差放大器EA的输出端，同相输入端接斜率补偿电路、电流检测电路的输出；数字逻辑电路的输入端接PWM调制器、电流检测电路、斜率补偿电路、振荡器的输出，数字逻辑电路的输出端产生控制主环路功率管开关的控制信号SN、SP。

主环路第一功率管Mp1的栅极接主环路产生的占空比驱动信号PD，Mp1的源极接输入电源电压Vin，Mp1的漏极接电感LX的正端以及主环路第二功率管Mn1的漏极于。主环路第二功率管Mp2的栅极接主环路产生的占空比驱动信号ND，Mn1的源极接地。电感LX的负端接支路功率管Mp2和Mp3的源极，支路功率管Mp2和Mp3的栅极分别连接选通次级驱动电路产生的选通驱动信号D1和D2，支路功率管Mp2和Mp3的漏极分别连接支路输出滤波电容C1和C2的正端、负载电阻Ro1和Ro2的一端以及采样电路的采样电阻R1、R2的一端。采样电路的采样电阻R1的另一端分别连接采样电阻R3的一端、支路比较器CMP1的反相输入端。采样电路的采样电阻R2的另一端分别连接采样电阻R4、支路比较器CMP2的同相输入端。采样电阻R3、R4的另一端接地。支路比较器CMP1的同相输入端、CMP2的反相输入端、误差放大器的同相输入端以及基准电压的输出端连接。支路比较器CMP1的输出端与选通信号选择电路连接。支路比较器CMP2的输出端与选通信号选择电路连接。振荡器的输出端与谐波补偿电路、选通信号选择电路、数字逻辑电路连接。

驱动电路4包括驱动和死区控制电路，为成熟的电路结构，其内部结构在此不再赘述。该电路的输入端接主环路控制电路产生的输出信号SN、SP以及次环路控制电路产生的输出信号S1、S2；驱动电路的输出端产生驱动主环路功率管开关的驱动信号PD、ND和控制次环路功率管开关的驱动信号D1、D2。

功率级电路6包括第一功率管Mp1和第二功率管Mn1构成的同步整流电路，电感LX，以及支路功率管Mp2和Mp3。第一功率管Mp1的栅极接主环路产生的占空比驱动信号PD，Mp1的源极接输入电源电压Vin，；第二功率管Mn1的栅极接主环路产生的占空比驱动信号ND，Mn1的源极接地；，支路功率管Mp2和Mp3的栅极分别连接选通次级驱动电路产生的选通驱动信号D1和D2，支路功率管Mp2和Mp3的漏极分别连接支路输出滤波电容C1和C2的正端、负载电阻Ro1和Ro2的一端以及采样电路的采样电阻R1、R2的一端，电感LX的正端接第一功率管Mp1的漏极、第二功率管Mn1的漏极，电感LX的负端接支路功率管Mp2和Mp3的源极。

电压采样电路5包括采样电阻R1、R2、R3、R4、R5、R6、R7，连接关系如下：采样电阻R1、R2的一端分别连接支路功率管Mp2和Mp3的漏极、支路输出滤波电容C1和C2的正端、负载电阻Ro1和Ro2的一端，采样电阻R1的另一端分别连接采样电阻R3的一端、支路比较器CMP1的反相输入端。采样电路的采样电阻R2的另一端分别连接采样电阻R4、支路比较器CMP2的同相输入端。采样电阻R3、R4的另一端接地，采样电阻R5、R6、R7的一端连接主环路误差放大器EA的反相输入端，R5的另一端接第一支路输出电压，R6的另一端接第二支路输出电压，R7的另一端接地。

上述电路为典型的峰值电流模式的控制环路，为成熟技术。

次级环路控制电路2包括第一支路电压比较器CMP1和第二支路比较器CMP2。其中CMP1的正输入端接基准电压Vref，负输入端接第一支路采样电压信号Vo1，当第一支路的输出电压VOUT1超过设定值时，输出一个下降沿信号Vcmp1。CMP2的正端输入接第二支路采样电压信号Vo2，负端输入接基准电压信号Vref，当第二支路的输出电压VOUT2超过设定值时，输出一个上升沿信号Vcmp2。

参看图5，选通信号选择电路3产生一组驱动模块的输入占空比信号S1和S2。选通信号选择电路3包括窄脉冲产生电路7，锁存电路8，选择电路9和整形电路10，窄脉冲产生电路7由与非门nand2，电阻R1、R2和电容C1、C2、反相器1、反相器2。与非门nand2和反相器构成的整形电路，产生一组窄脉冲信号CLK_pulse和SP_pulse。锁存电路8由两个具有异步清零功能的上升沿有效的2个D触发器构成，锁存Vcmp1的下降沿和Vcmp2的上升沿，避免因为比较器CMP1和CMP2因噪声等等原因造成的误比较对支路功率管的开关形成干扰。选择电路9由4个二选一数据选择器MUX1至MUX4构成，其中MUX1和MUX2分别产生在主环路第一功率管Mp1和主环路第二功率管Mn1导通时，第一支路功率管Mp2的选通控制信号S1_PD和S1_ND,MUX3和MUX4分别产生在主环路第一功率管Mp1和主环路第二功率管Mn1导通时，第二支路功率管Mp3的选通控制信号S2_PD和S2_ND。组合电路10将分段的选通控制信号Si_PD和Si_ND（i=1、2）组合成为光滑连续的选通控制信号Si（i=1、2）。电压采样电路5由三组组不同阻值的电阻串联而成，选取合适的电阻阻值，使得三个采样电路的采样电压Vo1、Vo2以及K×（Vo1+Vo2）可以和同一个基准电压Vref进行比较。选通信号选择电路的输出信号S1、S2与驱动电路的输入端分别连接。

窄脉冲产生电路7的一个输入端连接CLK信号，窄脉冲产生电路的输入端另一个输入端、锁存电路8中D触发器DFF1的数据输入端、选择电路MUXi（i=1、2、3、4）的数据信号输入端连接,接SP信号，SP信号经反相后连接锁存电路中D触发器DFF2的数据输入端、选择电路MUXi（i=1、2、3、4）的反相时钟信号输入端。窄脉冲电路的两个输出端分别和锁存电路中两个D触发器DFF1、DFF2的数据清零端连接。锁存电路中D触发器DFF1的数据输入端和支路比较器CMP1的输出信号Vcmp1的反相信号连接，锁存电路中D触发器DFF2的数据输入端和支路比较器CMP2的输出端连接。锁存电路中D触发器DFF2、DFF1的输出端Q1、Q2分别和选择电路MUX1、MUX2的第一数据输入端（S1）连接。MUX1的输出端MO1和MUX3的第一数据输入端（S1）、整形电路的输入端连接。MUX2的输出端MO2和MUX4的第一数据输入端（S2）、整形电路的输入端连接。MUXi（i=1、2、3、4）的第二输入端（S2）均接地。MUX3的输出端MO3和整形电路的输入端连接，MUX4的输出端MO4和组合电路的输入端连接。

本实用新型电路的工作原理：采用分时复用的主、次环路控制方法，在每个输出支路的输出端设置分时导通开关，将一个时钟周期划分为多个单元，在每一时钟周期划分单元中，单独对一路输出进行控制。设置包括两个比较器构成的次环路和包括数字逻辑电路构成的选通信号产生选择电路来控制次环路功率管，使两路输出的负载电流大小任意，每个开关周期内，均向两个支路发送控制选通信号，且两个选通信号相互反相，使得两个次级开关在电感电流上升和下降阶段内分别开关一次，每个周期开始时，由时钟信号开启主环路功率管和第二支路功率管，分别采样第一和第二输出支路的输出电压之后送入误差放大器与基准电压比较，产生第一负反馈信号，选择第一负反馈信号与三角波信号及检测电流信号相比较，产生控制主环路功率管开关的驱动信号；采样第二支路的输出电压送入第一比较器与基准电压比较，产生第二负反馈信号；采样第一支路的输出电压，送入第二比较器与基准电压比较，产生第三负反馈信号； 当第二负反馈信号高于基准电压时，产生高电平信号，用于关断第二支路功率管和开启第一支路功率管；当第三负反馈信号高于基准电压时，产生高电平信号，用于关断第一支路功率管和开启第二支路功率管。

（1）第二支路充电：，每个周期开始时，系统时钟信号CLK开启主环路第一功率管Mp1，同时CLK经过窄脉冲产生电路所产生的窄脉冲将同时开启第二支路功率管Mp2，输入电压Vin提供能量给第二输出支路，直至第二支路的输出电压上升至第二支路的采样电压Vo2高于基准电压Vref，次级控制环路将产生一个上升沿的电压信号Vcmp2，将第二支路功率管Mp3关断，第二支路充电过程结束。

（2）第一支路充电和续流：次级控制环路产生一个上升沿的电压信号Vcmp2，第二支路功率管Mp3关断的同时，该上升沿的Vcmp2同时也开启第一支路功率管Mp2，输入电压Vin给第一支路提供能量，第一支路输出电压上升，直至峰值电流型主环路将主环路第一功率管Mp1关断，并开启主环路第二功率管Mp2。主环路充电过程结束，电感进入续流阶段。此时，电感电流流经第一输出支路，第一输出支路续流，第一支路输出电压继续上升，直至第一支路的采样电压Vo1高于基准电压Vref，产生一个下降沿的Vcmp1信号，将第一支路功率管Mp2关断，第一支路充电过程结束；

（3）第二支路续流：下降沿的Vcmp1信号，将第一支路功率管Mp2关断的同时，开启第二支路功率管Mp3，电感电流经第二支路功率管Mp3续流，直至一个开关周期结束；

重复上面（1）～（3）的过程，这样完成电路周而复始的工作。

每个开关周期内，均向两个支路发送控制选通信号，且两个选通信号相互反相，使得两个次级开关在电感电流上升和下降阶段内分别开关一次；

一个完整的开关周期内的操作过程如下；

每个周期开始时，由时钟信号开启主回路功率管和第二支路功率管；

采样第一和第二输出支路的输出电压为K×（Vo1+Vo2）之后送入误差放大器，与基准电压比较，产生第一负反馈信号，选择第一负反馈信号，与三角波信号及检测电流信号相比较，产生控制主功率管开关的驱动信号；

采样第二支路的输出电压，送入比较器一，与基准电压比较，产生第二负反馈信号；

采样第一支路的输出电压，送入比较器二，基准电压比较，产生第三负反馈信号； 

当第二负反馈信号高于基准电压时，产生高电平信号，用于关断第二支路功率管和开启第一支路功率管；

当第三负反馈信号高于基准电压时，产生高电平信号，用于关断第一支路功率管和开启第二支路功率管；

主环路控制电路1，驱动电路4和功率级6电路的电路构成和工作方式可以参考^[1]，此处略过不表，以下将主要描述本发明的主体电路和工作过程，即次级环路和支路选通信号产生电路的构成和工作过程。

实现上述控制方式的开关变换器的次级环路控制电路2基于比较器控制，正输入端连接第一支路采样电压，负端连接基准电压的第一支路电压比较器，正输入端连接第二支路采样电压，负端连接基准电压的第二支路电压比较器，两个比较器的输出Vcmp1、Vcmp2连接选通信号产生电路电路3；

由选通信号产生电路3产生控制支路功率管开关的选通信号S1、S2，这两个信号通过驱动模块4后产生驱动支路功率管Mp2、Mp3的驱动信号D1、D2；

采样电路5通过电阻分压，产生一组可与基准电压比较的采样电压K×（Vo1+Vo2）（K<1）、Vo1、Vo2，通过选择不同的电阻，使采样电压K×（Vo1+Vo2）、Vo1、Vo2可与同一个基准电压Vref比较，使整个开关变换器只使用一个基准电压，节省基准电压产生电路的面积；

次环路控制电路2将采样电压Vo2与基准电压Vref比较，当第二支路的采样电压Vo2低于基准电压Vref时，第二支路电压比较器CMP2输出低电平的Vcmp2，当第二支路的采样电压Vo2高于基准电压Vref时，第二支路电压比较器CMP2输出高电平的Vcmp2；

次环路控制电路2将采样电压Vo1与基准电压Vref比较，当第一支路的采样电压Vo1低于基准电压Vref时，第一支路电压比较器CMP1输出高电平的Vcmp1，当第一支路的采样电压Vo1高于基准电压Vref时，第一支路电压比较器CMP1输出低电平的Vcmp1；

选通信号选择电路3将比较器的输出信号锁存并产生一组控制支路功率管导通和关断的选通信号：当主回路第一功率管Mp1导通且Vcmp2由低电平跳变为高电平时，产生一个触发信号，该触发信号关闭第二支路功率管Mp3并同时开启第一支路功率管Mp2；当主回路第二功率管Mn1导通且Vcmp1由高电平跳变为低电平后，产生一个触发信号，该信号关闭第一支路功率管Mp2并同时开启第二支路功率管Mp3。这样，在一个开关周期内，有两个信号S1和S2控制第一支路功率管和第二支路功率管；

参看图6，与现有技术的时序比较可见，本方案在一个周期内，产生的选通信号S1和S2可以使得第一支路功率管和第二支路功率管在每个时钟周期内，电感充电过程和电感放电过程中，均开启和关断一次，从而避免了特定支路的电流限制。

Claims (1)

1.一种单电感双输出DC-DC开关电源的控制电路，在一块芯片中集成两个DC-DC变换器，产生两种电压的输出，两输出支路共用一个电感，在每个输出支路的输出端设置分时导通开关，将一个时钟周期划分为多个单元，在每一时钟周期划分单元中，单独对一路输出进行控制；设有主环路控制电路、次环路控制电路、驱动电路、电压采样电路及功率级电路，主环路控制电路输出连接次环路控制电路，主环路控制电路还与驱动电路双向连接，次环路控制电路输出连接驱动电路，驱动电路输出连接功率级电路，功率级电路输出通过电压采样电路分别与主环路控制电路及次环路控制电路连接，功率级电路输出还连接主环路控制电路，其特征在于：次级环路控制电路包括第一电压比较器和第二电压比较器， 第一电压比较器的正输入端接基准电压，负输入端接第一支路采样电压信号，第二电压比较器的正端输入接第二支路采样电压信号，负端输入接基准电压；

设置一个连接于次级环路控制电路和驱动电路之间的选通信号产生及选择电路，包括依次连接的窄脉冲产生电路、锁存电路、选择电路及整形电路；其中：

窄脉冲产生电路设有第一～第六6个与非门、2个电阻R1、R2、2个电容C1、C2以及第一、第二2个反相器，第一与非门的两个输入端均连接主环路控制电路中振荡器的输出时钟信号并与第二与非门的一个输入端连接，第一与非门的输出端连接电阻R1的一端，电阻R1的另一端连接电容C1的一端及第二与非门的另一个输入端，电容C1的另一端接地，第二与非门的输出端与第三与非门的两个输入端连接在一起，第三与非门的输出端连接第一反相器的输入端；第四与非门的两个输均连接主环路控制电路中数字逻辑模块输出的占空比信号，第四与非门的输出端连接电阻R2的一端，电阻R2的另一端连接电容C2的一端及第五与非门的一个输入端，电容C2的另一端接地，第五与非门的另一个输入端接主环路控制电路中数字逻辑模块输出的占空比信号，第五与非门的输出端与第六与非门的两个输入端连接在一起，第六与非门的输出端连接第二反相器的输入端；

锁存电路设有2个具有异步清零功能的第一D触发器和第二D触发器以及第三、第四两个反相器，第三反相器的输入端及第二D触发器的数据输入端均连接主环路控制电路中数字逻辑模块输出的占空比信号，第四反相器的输入端连接次级环路控制电路中第一比较器的输出端，第一D触发器的数据输入端连接第三反相器的输出端，第一D触发器的时钟输入端连接次级环路控制电路中第二比较器的输出端，第一D触发器的清零输入端连接窄脉冲产生电路中第一反相器的输出端，第二D触发器的时钟输入端连接第四反相器的输出端，第二D触发器的清零输入端连接窄脉冲产生电路中第二反相器的输出端；

选择电路设有第一～第四4个二选一数据选择器，第一数据选择器的一个数据输入端连接锁存电路中第二D触发器的输出端，第一、第二两个数据选择器的同相时钟输入端均连接主环路控制电路中数字逻辑模块输出的占空比信号，第一、第二两个数据选择器的反相时钟输入端均连接锁存电路中第三反相器的输出端，第一、第二两个数据选择器的另一个数据输入端均接地，第二数据选择器的一个数据输入端连接锁存电路中第一D触发器的输出端，第三数据选择器的一个数据输入端连接第一数据选择器的输出端，第三、第四两个数据选择器的同相时钟输入端均连接主环路控制电路中数字逻辑模块输出的占空比信号，第三、第四两个数据选择器的反相时钟输入端均连接锁存电路中第三反相器的输出端，第三、第四两个数据选择器的另一个数据输入端均接地，第四数据选择器的一个数据输入端连接第二数据选择器的输出端；整形电路设有第一、第二两个或非门和第五、第六两个反相器，第一或非门的一个输入端接选择电路中第四数据选择器的输出端，第一或非门的另一个输入端连接选择电路中第一数据选择器的输出端，第一或非门的输出端连接第五反相器的输入端，第二或非门的一个输入端连接选择电路中第三数据选择器的输出端，第二或非门的另一个输入端连接选择电路中第二数据选择器的输出端，第六反相器的输入端连接第二或非门的输出端，第五、第六两个反相器的输出端产生控制次环路功率管开关的选通控制信号。

Images