CN103137597A - 半导体结构以及用于制造半导体结构的方法 - Google Patents

半导体结构以及用于制造半导体结构的方法 Download PDF

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Abstract

本发明涉及半导体结构以及用于制造半导体结构的方法。实施例涉及用于制造半导体结构的方法,所述方法包括:形成与介电材料直接接触的种子层;在种子层之上形成掩蔽层;对掩蔽层进行图案化,以暴露种子层;在被暴露的种子层之上形成填充层;以及致使种子层与介电层起反应,以在填充层与介电层之间形成阻挡层。

Description

半导体结构以及用于制造半导体结构的方法
相关申请信息
本专利申请是在2010年9月29日提交的序列号为U.S. 12/892,947的美国专利申请的部分继续申请(continuation-in-part)。
技术领域
本发明的实施例大体涉及半导体结构以及用于制造半导体结构的方法。
背景技术
半导体器件利用传导的接合焊盘(conductive bond pad)。制造接合焊盘的新的方式被需要。
发明内容
本发明提出了一种用于制造半导体结构的方法。所述方法包括:在介电层中形成第一开口;在所述第一开口内形成种子层;在所述种子层之上形成掩蔽层;对所述掩蔽层进行图案化,以在所述第一开口之上形成第二开口;在所述种子层之上形成填充层;以及致使所述种子层与所述介电层起反应,以形成阻挡层。
本发明提出了一种用于制造半导体结构的方法。所述方法包括:在介电层中形成开口;在所述开口内形成种子层;在所述种子层之上形成掩蔽层;对所述掩蔽层进行图案化,以在所述开口中暴露所述种子层;在所述被暴露的种子层之上形成填充层;以及致使所述种子层与介电层起反应,以形成阻挡层。
本发明提出了一种制造半导体结构的方法。所述方法包括:形成与介电材料直接接触的种子层;在所述种子层之上形成掩蔽层;对所述掩蔽层进行图案化,以暴露所述种子层;在所述被暴露的种子层之上形成填充层;以及致使所述种子层与所述介电层起反应,以在所述填充层与所述介电层之间形成阻挡层。
本发明还提出了一种半导体结构。所述半导体结构包括:具有下部和上部的传导层,其中所述下部具有底面和侧壁面,其中所述上部具有底面、侧壁面和顶面;以及第一层,所述第一层被配置在所述传导层的所述上部的底面上和所述传导层的所述下部的侧壁面上,其中基本上没有所述第一层被形成在所述传导层的上部的侧壁面或顶面上,其中所述第一层包括含有金属元素、O和Si的化合物。
附图说明
图1至13B示出了根据本发明的实施例的制造半导体结构的方法;以及
图14至15示出了制造半导体结构的方法。
具体实施方式
实施例的形成和使用在下面被详细讨论。然而,应该意识到的是,本发明提供了可以在各种各样的特定上下文中被具体表现的许多可应用的发明构思。被讨论的特定实施例仅仅是说明形成和使用本发明的特定方式,并且并不限制本发明的范围。
图1示出了是本发明的实施例的半导体结构102。半导体结构102包括衬底104。衬底104可以是半导体衬底。该半导体衬底可以是硅衬底。该半导体衬底可以是碳化硅衬底。该半导体衬底可以是氮化镓衬底。该半导体衬底可以包括外延层,或者可以在没有外延层的情况下被形成。该半导体衬底可以是体衬底(bulk substrate)或者可以是绝缘体上半导体(semiconductor-on-insulator)衬底。
半导体结构102进一步包括一个或多个金属化层(metallization level)M1、…、MF。半导体结构102可以包括多个金属化层。金属化层M1是第一金属化层,金属化层M2是第二金属化层,金属化层M3是第三金属化层,而金属化层MF是最后金属化层。
金属化层M1、…、MF中的每个都可被形成在层间介电层110内。传导通路(conductive via)V1、…、VF把金属化层中的一个电耦合到金属化层的另一个,或者把金属化层M1电耦合到衬底104。把第一金属化层M1电耦合到衬底104的传导通路也可以被称为传导接触部(conductive contact)。
在图1中所示的实施例中,金属化层M2和传导通路V2可以通过双大马士革工艺同时被形成在双排开口112中。同样地,针对金属化层M3和传导通路V3以及金属化层MF和传导通路VF,这也是如此。双排开口可以具有(例如沟槽形式的)上部112U和(例如为孔的形式的)下部112L。在另一实施例中,金属化层M2至MF中的一个或多个可以通过单大马士革工艺被形成在单排开口中。
在所示的实施例中,金属化层M1可以通过单大马士革工艺被形成在单排开口111中。在另一实施例中,金属化层M1可以通过双大马士革工艺与传导通路V1同时被形成。
金属化层M1至MF可以包括诸如金属材料之类的传导材料。金属材料可以包括诸如Cu(铜)之类的金属元素。Cu可以是纯铜和/或铜合金的形式。传导通路V1至VF可以包括与金属化层相同的传导材料,或者传导通路V1至VF可以包括不同的传导材料。例如,传导通路V1可以包括元素W(钨),所述元素W(钨)可以是纯钨和/或钨合金的形式。应理解的是,任何纯金属都可以包括微量杂质。
在所示的实施例中,金属化层M1可以通过单大马士革工艺被形成。在另一实施例中,金属化层M1和传导通路V1可以通过双大马士革工艺被形成。
在图1中所示的实施例中,阻挡层130可以被形成在层间介电层110之上和被形成在金属化层M1至MF之上。阻挡层130可以例如包括介电材料。在一个或多个实施例中,阻挡层130的介电材料可以与层间介电层110的介电材料不同。阻挡层130可以例如包括诸如氮化硅之类的氮化物。阻挡层130可以防止金属化层中的材料进入下一更高的层间介电层。
仍然参照图1,阻挡层130可以被形成在层间介电层110之上以及被形成在最后金属化层MF之上。介电层140可以被形成在阻挡层130之上。介电层140可以包括诸如二氧化硅之类的氧化物。介电层140的介电材料可以与阻挡层130的介电材料不同。
现在参照图2,开口142被形成在介电层140中(或穿过介电层140)以及被形成在阻挡层130中(或穿过阻挡层130),以便暴露最后金属化层MF。开口142可以通过首先在介电层140之上形成掩蔽层并且对该掩蔽层进行图案化而被形成。开口142可以接着通过对层140和130进行刻蚀而被形成。刻蚀工艺可以是干法刻蚀工艺。掩蔽层可以包括诸如光致抗蚀剂层之类的抗蚀层。
应该注意的是,图2以及剩余的图仅仅示出被嵌入层间介电层110中的最后金属化层MF。然而,应理解的是,其它金属化层以及传导通路以及衬底也可存在。
参照图3,种子层(seed layer)150可以被形成在介电层140之上以及在开口142内(例如,在开口142的侧壁和底面之上)。种子层可以通过沉积工艺被形成。种子层150的沉积工艺可以是共形沉积工艺(conformal deposition process)。种子层可以例如通过溅射工艺被形成。种子层可以例如通过物理气相沉积工艺被形成。
种子层150可以是传导层。该种子层可以是金属层。该种子层可以包括金属材料。该种子层可以包括纯金属和/或合金。在一个或多个实施例中,合金可以包括至少两种金属元素。在一个或多个实施例中,合金可以包括至少一种金属元素和至少一种非金属元素(例如刚)。应该理解的是,任何纯金属都可以包括微量杂质。
在一个或多个实施例中,合金可以是二元合金。在一个或多个实施例中,合金可以是三元合金。在一个或多个实施例中,合金可以包括三种以上的元素。
种子层可以包括合金(或者可以基本上由合金组成)。合金可以包括基本元素BE和至少一种合金元素AE。在一个或多个实施例中,基本元素BE可以是任何金属元素。在实施例中,基本元素可以是Cu(铜)。因而,在实施例中,种子层可以包括Cu和至少一种合金元素(AE)。在另一实施例中,基本元素可以是Au(金)。
在实施例中,种子层可以包括铜合金(或者可以基本上由铜合金组成)。铜合金可以包括元素Cu以及一种或多种合金元素。合金元素AE可以例如是选自包括Mn(锰)、Mg(镁)、Al(铝)、Ti(钛)、V(钒)、Cr(铬)、Sn(锡)、Zn(锌)、Fe(铁)和Ag(银)的组的一种或多种元素。在一个或多个实施例中,合金元素(AE)可以包括Mn。在一个或多个实施例中,合金元素可以是Mn。在实施例中,铜合金可以包括元素Cu和Mn。在一个或多个实施例中,铜合金可以基本上由元素Cu和Mn组成。铜合金可以是CuMn合金。在实施例中,Cu的量可以少于或等于约10个原子百分比。在实施例中,Cu的量可以少于或等于约5个原子百分比。在实施例中,Cu的量可以少于或等于约3个原子百分比。在实施例中,Cu的量可以少于或等于约2个原子百分比。
参照图4,在形成种子层150之后,掩蔽层160可以被形成在种子层150之上(例如被直接形成到种子层150上)。掩蔽层160可以包括抗蚀层(例如光致抗蚀剂层)。
参照图5,掩蔽层160可以被图案化,以便在掩蔽层160中(或穿过掩蔽层160)形成开口162。开口162可以暴露种子层150。种子层150的被暴露的部分可以在开口142内。
开口162可以包括上部162U以及下部162L。上部162U本身可以被看作开口162U。上部162U可以是沟槽或孔。下部162L本身可以被看作开口162L。下部可以是沟槽或孔。在实施例中,上部162U可以是沟槽,而下部162L可以是孔。
在实施例中,下部162L可以对应于开口142。在实施例中,下部162L可以在(如在图2中所示的)开口142内。在实施例中,开口162可以包括(如在图2中所示的)开口142的至少部分。在实施例中,上部162U可以覆在下部162L的上面。在实施例中,上部162U可以比下部162L更宽。在实施例中,上部162U可以覆在开口142的上面。在实施例中,上部162U可以比(如在图2中所示的)开口142更宽。
在实施例中,开口162可以暴露种子层150的部分。种子层150可以沿着开口162U的底部被暴露。种子层150可以在开口162L内被暴露。特别地,种子层150可以沿着开口162L的侧壁被暴露。同样地,种子层150可以沿着开口162L的底部被暴露。
参照图6,填充层170可以接着被形成在开口162内。该填充层可以被形成在被暴露在开口162内的种子层150之上(例如直接与种子层150接触地被形成)。该填充层可以被形成在开口162的下部162L(例如开口162L)和上部162U(例如开口162U)之内。填充层170可以通过图案电镀工艺被形成。填充层170可以通过电沉积工艺被形成。在一个或多个实施例中,填充层170可以包括可以被电沉积的任何材料。在一个或多个实施例中,填充层170可以包括传导材料。在一个或多个实施例中,填充层170可以包括金属材料。在一个或多个实施例中,填充层170可以包括纯金属和/或合金。在一个或多个实施例中,填充层170可以包括元素Cu(铜)。在一个或多个实施例中,填充层170可以包括纯铜和/或铜合金。在一个或多个实施例中,填充层170可以包括纯铜和铜合金的混合物。在一个或多个实施例中,填充层170可以基本上由纯铜和/或铜合金组成。在一个或多个实施例中,填充层170可以基本上由纯铜组成。在一个或多个实施例中,填充层170可以基本上由铜合金组成。
在图6中所示的实施例中,填充层170可以形成具有上部170U以及下部170L的双排结构。上部170U被形成在上部开口162U中,而下部162L被形成在下部开口162L中。填充层170可以通过图案电镀工艺(例如,电沉积工艺)被形成在开口162中。
在实施例中,上部170U可以通过与下部170L相同的电沉积工艺而被形成。在实施例中,上部170U可以与下部170L同时被形成。
填充层170包括上部170U和下部170L。上部170U包括顶面170UT,在这种情况下,所述顶面170UT对应于填充层170的顶面。上部还包括至少一个侧壁面170US和底面170UB。下部170L包括至少一个侧壁面170LS以及底面170LB。在这种情况下,底面170LB对应于填充层170的底面。
参照图7,掩蔽层160可以接着被去除。
参照图8,种子层150的被暴露的部分可以被去除。例如,种子层150的并没有放在填充层170下面的部分可以被去除。这可以通过刻蚀工艺被完成。在实施例中,刻蚀工艺可以包括湿法刻蚀工艺。在实施例中,刻蚀工艺可以包括干法刻蚀工艺。
参照图9A,至少一个热退火工艺可以接着被应用于图8中所示的结构。在实施例中,热退火工艺可以例如具有约为500℃或更少的温度。在实施例中,热退火工艺可以例如具有约为450℃或更少的温度。在实施例中,热退火工艺可以例如具有约为400℃或更少的温度。在实施例中,热退火工艺可以例如具有约为300℃或更少的温度。在实施例中,热退火工艺可以例如具有约为200℃或更少的温度。
热退火工艺可以例如具有约为200℃或更大的温度。热退火工艺可以例如具有约为300℃或更大的温度。热退火工艺可以例如具有约为400℃或更大的温度。热退火工艺可以例如具有约为450℃或更大的温度。在实施例中,热退火工艺可以具有约为500℃或更大的温度。
在实施例中,热退火工艺可以具有约为120分钟或更少的时间周期。在实施例中,热退火工艺可以具有约为60分钟或更少的时间周期。在实施例中,热退火工艺可以具有约为30分钟或更少的时间周期。在实施例中,热退火工艺可以具有约为20分钟或更少的时间周期。在实施例中,热退火工艺可以具有约为10分钟或更少的时间周期。
在实施例中,热退火工艺可以具有约为10分钟或更大的时间周期。在实施例中,热退火工艺可以具有约为20分钟或更大的时间周期。在实施例中,热退火工艺可以具有约为30分钟或更大的时间周期。在实施例中,热退火工艺可以具有约为60分钟或更大的时间周期。在实施例中,热退火工艺可以具有约为120分钟或更大的时间周期。
参照图9A,作为热退火工艺的结果,(在图8中所示的)种子层150可以与介电层140起反应,以形成阻挡层152。在图9A中所示的实施例中,部分种子层150可以是残留的,使得阻挡层152可以在介电层140与种子层150的残留部分之间。阻挡层152可以是自形成的阻挡层。例如,该阻挡层152可以根据在介电层140与种子层150之间的反应而被形成。
在一个或多个实施例中,种子层150可以包括铜-锰合金(例如CuMn合金),而介电层140可以包括二氧化硅SiO2。作为热退火工艺的结果,两个材料可以起反应来形成阻挡层152。例如,种子层150的Mn可以与介电层140的二氧化硅起反应,以形成包括MnSixOy的阻挡层152。在一个或多个实施例中,作为退火工艺的结果,种子层的一个或多个合金元素AE可以与介电层140起反应,以便形成阻挡层152。在一个或多个实施例中,介电层140可以包括二氧化硅。在一个或多个实施例中,当种子层150包括Cu(AE)合金并且介电层140包括二氧化硅时,Cu(AE)和二氧化硅可以起反应来形成可以包括(AE)SixOy材料的阻挡层152。在一个或多个实施例中,阻挡层可以包括元素AE、Si和O。在一个或多个实施例中,阻挡层可以基本上由元素AE、Si和O组成。在一个或多个实施例中,阻挡层可以是化合物。在一个或多个实施例中,阻挡层可以是包括元素AE、Si和O的化合物。在一个或多个实施例中,阻挡层可以是基本上由元素AE、Si和O组成的化合物。在一个或多个实施例中,AE可以表示选自包括Mn(锰)、Mg(镁)、Al(铝)、Ti(钛)、V(钒)、Cr(铬)、Sn(锡)、Zn(锌)、Fe(铁)和Ag(银)的组的一种或多种元素。在一个或多个实施例中,合金元素(AE)可以包括Mn。在一个或多个实施例中,合金元素可以是Mn。
在实施例中,阻挡层152可以形成,以便与介电层140直接接触。参照图9A,可以看出的是,在实施例中,种子层150的并没有接触介电层140的部分可以不与介电层140起反应,因而可以作为种子层150残留。种子层150的这部分被示为接触最后金属线MF,并且在最后金属线MF与下部170L的底面170LB(在这种情况下,该底面170LB对应于填充层170的底面)之间。
参照图9A,阻挡层152可以在介电层140与种子层150的并没有与介电层140起反应的另外的部分之间。阻挡层152可以与介电层140和种子层150直接接触。在图9A中所示的实施例中,阻挡层152可以形成在介电层140上。另外,阻挡层152可以接近上部170U的底面170UB,以及接近下部170L的至少一个侧壁面170LS。参照图9A,可以看出的是,阻挡层152还可以在介电层140与填充层170之间。
图9B示出了另一实施例。参照图9B,在阻挡层152被形成之后,可能的是,种子层150的曾在介电层140与填充层170之间的那部分被全部用尽并且不再存在。在这种情况下,可能的是,阻挡层152可以形成在介电层140与填充层170之间。阻挡层152可以与介电层140和填充层170直接接触。在图9B中所示的实施例中,阻挡层152可以与上部170U的底面170UB直接接触,以及与下部170L的至少一个侧壁面170LS直接接触。参照图9B,可以看出的是,种子层150的在最后金属线MF与下部的底面170LB之间的那部分可以不起反应并且可以仍然残留。
参照图9A和9B,在一个或多个实施例中,可能的是,填充层170包括元素Cu(铜)。阻挡层152可以形成在Cu(其可以例如是纯铜和/或铜合金)与介电层140之间。
另外要注意的是,合金元素AE中的一个或多个可以迁移到填充层170的上部170U的顶面170UT,并且迁移到填充层170的上部170U的一个或多个侧壁面170US。合金元素AE中的一个或多个可以与氧起反应,以便形成可以包括如下氧化物的氧化层154:所述氧化物包括合金元素中的至少一种和氧。氧化物可以例如是(AE)Ox,其中AE表示合金元素中的一种或多种。该氧化物可以形成在填充层170的上部170U的顶面170UT和侧壁面170US处。该氧化物可以形成在填充层170的被暴露于氧的那些表面上。在合金元素是Mn的情况下,那么氧化层154可以包括MnOx。在实施例中,氧化层154可以是金属氧化物层。在实施例中,层154可以是传导的。在实施例中,层154可以是金属的。在实施例中,层154可以是非传导的。在一个或多个实施例中,层154可以包括元素AE和O。在一个或多个实施例中,层154可以基本上由元素AE和O组成。在一个或多个实施例中,层154可以是化合物。在一个或多个实施例中,层154可以是包括元素AE和O的化合物。在一个或多个实施例中,层154 可以是基本上由元素AE和O组成的化合物。
在实施例中,层154可以是钝化层。在实施例中,层154可以包括介电层。在实施例中,层154可以包括氧化层。在实施例中,层154可以包括金属氧化物。在实施例中,层154可以是传导的。在实施例中,层154可以是金属的。在实施例中,层154可以是非传导的。
要注意的是,剩余的讨论被指向在图9B中所示的实施例。然而,该讨论同样可应用于在图9A中所示的实施例。
参照图10,阻挡层180可以被形成在图9B中所示的结构之上,以形成在图10中所示的结构。阻挡层180可以被形成在填充层170的顶面170UT和侧壁面170US之上,以及被形成在介电层140的顶面的至少部分之上。阻挡层180可以包括与介电层140不同的介电材料(例如不同的成分)。阻挡层180可以包括诸如氮化硅之类的氮化物。阻挡层180可以包括氮氧化硅。阻挡层180可以包括碳氮化硅。阻挡层180可以充当扩散阻挡,所述扩散阻挡防止Cu从填充层170扩散出。在图10中所示的实施例中,可以看出的是,阻挡层180可以被形成在层154之上。阻挡层180还可以被形成在介电层140的顶面之上。在一个或多个实施例中,阻挡层180可以与层154直接接触。
参照图11,钝化层190可以被形成在图10中所示的结构之上,以形成在图11中所示的结构。因而,钝化层190可以被形成在阻挡层180之上。在实施例中,该钝化层可以包括介电材料(或者可以基本上由介电材料组成)。在一个或多个实施例中,该钝化层可以是介电层。在实施例中,钝化层的介电材料可以与介电层140的介电材料不同(例如,不同的成分)。在实施例中,钝化层190可以包括聚酰亚胺。在实施例中,钝化层190可以包括氧化物、氮化物或氮氧化物。
参照图12,开口192可以被形成在钝化层190中(或者穿过钝化层190)。参照图13A,开口192可以被继续为开口194,所述开口194也被形成在阻挡层180中(或者穿过阻挡层180)。开口194可以暴露层154的顶面。如上面所指出的那样,在实施例中,可能的是,层154是传导的。因而,通过暴露层154的顶面,接合焊盘表面210可以被形成。
图13B示出了另一实施例。在这个实施例中,开口194被延伸来形成开口194',所述开口194'暴露填充层170的顶面170UT。当层154是传导的时以及当层154是非传导的时,在图13B中所示的实施例都可以被使用。开口194'可以暴露填充层170的顶面170UT,以便形成接合焊盘表面210'。
要注意的是,填充层170可以表示传导互连。该传导互连可以是针对半导体结构和/或器件的传导互连。在实施例中,该传导互连可以是通过图案电镀所形成的结构。该传导互连可以是针对半导体结构和/或器件的传导焊盘(例如接合焊盘)。传导焊盘可以例如是接合焊盘。接合焊盘可以例如考虑到在半导体结构之外的电通信。
图14和15示出了制造传导互连结构的替换工艺。参照图14,可以看出的是,阻挡层152'可以被沉积在介电层140之上。种子层150可以接着被沉积在阻挡层152'之上。填充层170可以被形成在种子层150之上。参照图15,阻挡层152'的并没有放在填充层170的下面的那部分可以通过诸如湿法刻蚀工艺之类的刻蚀工艺被去除。作为湿法刻蚀工艺的结果,底切部(undercut)U可以被形成在填充层170之下。因而,具有底切部的传导互连(例如接合焊盘)结构可以被形成。
如通过在图1至图13中所描绘的实施例所描述的阻挡层152(例如自形成的阻挡层)的形成在填充层170与介电层140之间形成阻挡层152。因此,可以在介电层140的顶面的其它部分上避免形成阻挡层材料。因而,可能不需要通过例如湿法刻蚀工艺(如例如在图15中所示)从介电层140的其它部分的顶面去除阻挡层材料。这可以避免在填充层170的上部170U之下形成底切部,所述底切部可能作为阻挡层的刻蚀的结果被创建。
要理解的是,在此所呈现的实施例可以与其它实施例相组合,以提供仍然更进一步的实施例。
一个或多个实施例涉及用于制造半导体结构的方法,所述方法包括:在介电层中形成第一开口;在第一开口内形成种子层;在种子层之上形成掩蔽层;对掩蔽层进行图案化,以在第一开口之上形成第二开口;在种子层之上形成填充层;以及致使种子层与介电层起反应,以形成阻挡层。
一个或多个实施例涉及用于制造半导体结构的方法,所述方法包括:在介电层中形成开口;在开口内形成种子层;在种子层之上形成掩蔽层;对掩蔽层进行图案化,以在开口中暴露种子层;在被暴露的种子层之上形成填充层;以及致使种子层与介电层起反应,以形成阻挡层。
一个或多个实施例涉及制造半导体结构的方法,所述方法包括:形成与介电材料直接接触的种子层;在种子层之上形成掩蔽层;对掩蔽层进行图案化,以暴露种子层;在被暴露的种子层之上形成填充层;以及致使种子层与介电层起反应,以在填充层与介电层之间形成阻挡层。
一个或多个实施例涉及半导体结构,所述半导体结构包括:具有下部和上部的传导层,其中下部具有底面和侧壁面,其中上部具有底面、侧壁面和顶面;以及第一层,所述第一层被配置在传导层的上部的底面上和传导层的下部的侧壁面上,其中基本上没有第一层被形成在传导层的上部的侧壁面或顶面上,其中第一层包括含有金属元素、O和Si的化合物。
此外,本申请的范围并不意图被限制为在本说明书中所描述的工艺、机器、生产、物质组合物(compositions of matter)、装置、方法和步骤的特定实施例。如本领域技术人员将从本发明的公开内容中容易地意识到的那样,目前现有的或以后要被开发的工艺、机器、生产、物质组合物、装置、方法或步骤可以根据本发明被利用,其中这些工艺、机器、生产、物质组合物、装置、方法或步骤基本上执行与在此所描述的相对应的实施例相同的功能或者基本上实现与在此所描述的相对应的实施例相同的结果。因此,所附的权利要求书意图把这样的工艺、机器、生产、物质组合物、装置、方法或步骤包括在其范围之内。

Claims (40)

1.一种用于制造半导体结构的方法,所述方法包括:
在介电层中形成第一开口;
在所述第一开口内形成种子层;
在所述种子层之上形成掩蔽层;
对所述掩蔽层进行图案化,以在所述第一开口之上形成第二开口;
在所述种子层之上形成填充层;以及
致使所述种子层与所述介电层起反应,以形成阻挡层。
2.根据权利要求1所述的方法,进一步包括,在形成所述填充层之后,去除所述被图案化的掩蔽层。
3.根据权利要求2所述的方法,进一步包括,在去除所述被图案化的掩蔽层之后,去除种子层的通过去除所述被图案化的掩蔽层未被覆盖的那部分。
4.根据权利要求1所述的方法,其中,所述种子层包括基本元素和合金元素,其中所述致使所述种子层起反应致使所述合金元素与所述介电层起反应。
5.根据权利要求4所述的方法,其中,所述合金元素是选自包括Mn、Mg、Al、Ti、V、Cr、Sn、Zn、Fe和Ag的组的元素。
6.根据权利要求4所述的方法,其中,所述合金元素选自包括Mn、Fe和Ag的组。
7.根据权利要求4所述的方法,其中,所述合金元素是Mn。
8.根据权利要求4所述的方法,其中,所述基本元素是Cu。
9.根据权利要求4所述的方法,其中,所述合金元素的原子百分比少于或等于10个原子百分比。
10.根据权利要求1所述的方法,其中,所述传导结构是接合焊盘。
11.根据权利要求1所述的方法,其中,所述掩蔽层包括光致抗蚀剂层。
12.一种用于制造半导体结构的方法,所述方法包括:
在介电层中形成开口;
在所述开口内形成种子层;
在所述种子层之上形成掩蔽层;
对所述掩蔽层进行图案化,以在所述开口中暴露所述种子层;
在所述被暴露的种子层之上形成填充层;以及
致使所述种子层与介电层起反应,以形成阻挡层。
13.根据权利要求12所述的方法,进一步包括,在形成所述填充层之后,去除所述掩蔽层。
14.根据权利要求13所述的方法,进一步包括,在去除所述掩蔽层之后,去除种子层的通过去除所述掩蔽层未被覆盖的那部分。
15.根据权利要求12所述的方法,其中,种子层包括基本元素和合金元素,其中所述致使所述种子层起反应致使所述合金元素与所述介电层起反应。
16.根据权利要求15所述的方法,其中,合金元素是选自包括Mn、Mg、Al、Ti、V、Cr、Sn、Zn、Fe和Ag的组的元素。
17.根据权利要求15所述的方法,其中,合金元素选自包括Mn、Fe和Ag的组。
18.根据权利要求15所述的方法,其中,合金元素是Mn。
19.根据权利要求15所述的方法,其中,所述基本元素是Cu。
20.根据权利要求15所述的方法,其中,所述合金元素的原子百分比少于或等于10个原子百分比。
21.根据权利要求12所述的方法,其中,所述填充层形成接合焊盘。
22.根据权利要求12所述的方法,其中,所述掩蔽层包括光致抗蚀剂层。
23.一种制造半导体结构的方法,所述方法包括:
形成与介电材料直接接触的种子层;
在所述种子层之上形成掩蔽层;
对所述掩蔽层进行图案化,以暴露所述种子层;
在所述被暴露的种子层之上形成填充层;以及
致使所述种子层与所述介电层起反应,以在所述填充层与所述介电层之间形成阻挡层。
24.根据权利要求23所述的方法,其中,在所述致使所述种子层起反应之前,去除所述被图案化的掩蔽层。
25.根据权利要求24所述的方法,其中,在去除所述被图案化的掩蔽层之后但是在致使所述种子层起反应之前,去除种子层的通过去除所述被图案化的掩蔽层未被覆盖的那部分。
26.根据权利要求24所述的方法,其中,所述致使所述种子层起反应包括热退火。
27.根据权利要求24所述的方法,其中,所述形成所述填充层包括电沉积工艺。
28.根据权利要求24所述的方法,进一步包括在形成所述种子层之前在所述介电材料中形成开口,其中所述被暴露的种子层在所述开口内。
29.根据权利要求24所述的方法,其中,所述种子层包括基本元素和合金元素。
30.根据权利要求24所述的方法,其中,所述致使所述种子层起反应包括致使所述合金元素与所述介电层起反应。
31.根据权利要求29所述的方法,其中,合金元素是选自包括Mn、Mg、Al、Ti、V、Cr、Sn、Zn、Fe和Ag的组的元素。
32.根据权利要求24所述的方法,其中,所述介电层包括二氧化硅。
33.一种半导体结构,其包括:
具有下部和上部的传导层,其中所述下部具有底面和侧壁面,其中所述上部具有底面、侧壁面和顶面;以及
第一层,所述第一层被配置在所述传导层的所述上部的底面上和所述传导层的所述下部的侧壁面上,其中基本上没有所述第一层被形成在所述传导层的上部的侧壁面或顶面上,其中所述第一层包括含有金属元素、O和Si的化合物。
34.根据权利要求33所述的结构,其中,所述金属元素是选自包括Mn、Mg、Al、Ti、V、Cr、Sn、Zn、Fe和Ag的组的元素。
35.根据权利要求33所述的结构,其中,化合物基本上由所述金属元素、O和Si组成。
36.根据权利要求33所述的结构,其中,所述下部被第一介电层侧面包围,并且所述上部被不同于所述第一介电层的第二介电层侧面包围。
37.根据权利要求36所述的结构,其中,所述第一介电层包括氧化物,所述第二介电层包括选自包括氮化物、碳氮化物、氮氧化物和聚酰亚胺的组的至少一种材料。
38.根据权利要求37所述的结构,其中,所述氮化物是氮化硅,所述碳氮化物是碳氮化硅,并且所述氮氧化物是氮氧化硅。
39.根据权利要求33所述的结构,其中,所述传导层包括Cu。
40.根据权利要求39所述的结构,其中,所述Cu是纯铜和/或铜合金的形式。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106409757A (zh) * 2015-07-31 2017-02-15 三星电子株式会社 制造半导体器件的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050218519A1 (en) * 2004-02-27 2005-10-06 Junichi Koike Semiconductor device and manufacturing method thereof
US20100140802A1 (en) * 2007-06-04 2010-06-10 Tokyo Electron Limited Film forming method and film forming apparatus
CN102005417A (zh) * 2009-09-01 2011-04-06 台湾积体电路制造股份有限公司 用于铜柱结构的自对准保护层

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050218519A1 (en) * 2004-02-27 2005-10-06 Junichi Koike Semiconductor device and manufacturing method thereof
US20100140802A1 (en) * 2007-06-04 2010-06-10 Tokyo Electron Limited Film forming method and film forming apparatus
CN102005417A (zh) * 2009-09-01 2011-04-06 台湾积体电路制造股份有限公司 用于铜柱结构的自对准保护层

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106409757A (zh) * 2015-07-31 2017-02-15 三星电子株式会社 制造半导体器件的方法

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