CN113508459A - 带有具有锌-第二金属-铜复合层的通孔的半导体器件 - Google Patents

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Abstract

一种集成电路(IC)，该IC包括具有半导体表面层的衬底(108)，该半导体表面层包括被配置为用于实现包括多个晶体管(T1、T2)的至少一种电路功能的电路系统(180)，该半导体表面层包括具有位于多个晶体管上方的至少一个贯穿通孔(121至124)的至少一个介电层(133)。第一顶部层级通孔和横向于该第一顶部层级通孔的第二顶部层级通孔包括复合层168，该复合层包括铜(Cu)、包括Zn的第一金属以及第二金属，其中复合层位于耦合至贯穿通孔的势垒层127上。第一Cu顶部金属迹线141位于第一顶部层级通孔上，并且第二Cu金属迹线142位于第二顶部层级通孔上。

Description

带有具有锌-第二金属-铜复合层的通孔的半导体器件
技术领域
本公开涉及半导体器件领域，并且更具体地涉及用于半导体器件的通孔。
背景技术
在集成电路(IC)设计和加工中，通孔为介电层(例如，氧化硅层)中允许在包括相邻金属层之间的不同堆叠导电层之间中提供导电连接的相对较小的开口。将金属层的堆叠件的最下层连接至掺杂剂扩散或多晶硅层的通孔通常被具体称为“接触件”。一个通孔层级位于顶部金属层与其下的最上金属互连层之间。顶部金属层提供接合焊盘，并且通常包括用于一些布线(诸如提供再分布层(RDL)布置)的一些金属迹线。
顶部层级金属通常包括铝或铜。铜(Cu)与铝相比提供更高的速度和更好的电迁移电阻。在Cu顶部金属的情况下，需要化学机械平坦化(CMP)进行移除，因为如本领域所熟知的，无法通过沉积铜层、形成诸如利用光刻胶(PR)的图案并且然后使用诸如常用于蚀刻铝层所使用的反应性气体蚀刻掉Cu层的不想要的部分来移除Cu。
发明内容
提供本发明内容是为了以简化的形式介绍所公开的概念的简要选择，这些概念将在下文包括所提供的附图的详细描述中进一步描述。本发明内容并非旨在限制所要求保护的主题的范围。
本公开认识到Cu或Cu合金顶部金属层在最顶层级通孔(顶部层级通孔)上方所需要的重叠(例如5.5μm)可以限制常规形成于Cu种晶层上的Cu迹线下面的顶部层级通孔的数量，这可以限制电流承载能力。在顶部层级通孔上方所需的大量Cu迹线重叠导致顶部层级通孔的面积可能更少(在固定通孔面积的情况下)或更小，这导致电流承载能力降低。本文还认识到，对于顶部层级通孔上方的顶部Cu迹线的较大重叠的需求由两个主要原因所致。蚀刻常规的Cu种晶层同时会蚀刻其上的Cu迹线，这减小了Cu迹线的宽度(例如，20μm宽的线可以变为19μm的线，从而宽度减小5％)。另外，通常为溅射层的Cu种晶层比通常为电镀层的Cu顶部金属层蚀刻得更快，从而导致Cu种晶层中的底切。
公开的方面通过形成位于耐熔金属势垒层上的包括锌(Zn)第一金属种晶层而不是常规的Cu种晶层来解决Cu种晶层下面的上述种晶层底切问题。本文涉及的作为第二金属层的另一金属层然后形成于包括Zn的第一金属种晶层上，在该第二金属层上具有Cu迹线，在适当加热时在Cu迹线与势垒层之间的界面处形成Zn-第二金属-Cu复合层。
公开的方面还解决了商用酸性镀铜溶液溶解一些种晶层(诸如公开的包含Zn的第一金属种晶层)的问题。而且，常规的商用碱性镀铜溶液会损伤PR。因此，本文所公开的在包括Zn的第一金属种晶层上镀覆Cu将不会被本领域技术人员视为是可行的。
公开的方面包括IC，该IC包括具有半导体表面层的衬底，该半导体表面层包括被配置为用于实现包括多个晶体管的至少一个电路功能的电路系统，该半导体表面层包括具有位于该多个晶体管上方的第一贯穿通孔和第二贯穿通孔的至少一个介电层。贯穿通孔包括第一顶部层级通孔和横向于该第一顶部层级通孔的至少第二顶部层级通孔。作为通孔界面运作的复合层包括Cu、包括Zn的第一金属、和第二金属，其中，复合层位于势垒层之上，该势垒层位于第一顶部层级通孔和第二顶部层级通孔之上。第一Cu顶部金属迹线位于接触第一顶部层级通孔的复合层上，并且第二Cu顶部金属迹线位于接触第二顶部层级通孔的复合层上。
公开的方面包括一种方法，该方法包括在顶部层级通孔上形成复合层，这一步骤包括在包括Zn种晶层的第一金属层上形成相对薄的第二金属层(例如，Ni、Co、Fe、Cr)，可以从无氯中性或接近中性Ph的第二金属电镀浴电镀第二金属层，该第二金属层避免移除种晶层。在电镀Cu顶部金属层之后，进行加热以使包括Zn的第一金属、第二金属和Cu内扩散，从而在Cu迹线与位于顶部层级通孔上方的势垒层之间的界面处形成Zn-第二金属-Cu复合层。因为Zn-第二金属-Cu复合层耐受用于蚀刻(通常包括湿法蚀刻)包括Zn的第一金属种晶层的常用化学品，所以在蚀刻包括Zn的第一金属种晶层并且然后蚀刻势垒层时，Cu顶部金属迹线下面的种晶层底切问题被减少或消除。
附图说明
现在将参考附图，这些附图不必按比例绘制，在附图中：
图1是根据示例性方面的包括具有位于顶部层级通孔上方顶部层级Cu迹线与势垒层之间的界面处的Zn-第二金属-Cu复合层的最顶层级通孔的示例性IC器件的剖视图。
图2是根据示例性方面的示出用于在顶部层级上方在势垒层上方形成所公开的复合层的示例性方法中的步骤的流程图，该复合层具有位于Cu迹线与势垒层之间的界面处的Zn-第二金属-Cu复合层。
图3A至图3F根据示例性方面示出对应于图2所示的方法中的步骤的中间过程IC的剖视图，该中间过程IC具有位于顶部层级通孔上方的Cu迹线与势垒层之间的界面处的Zn-第二金属-Cu复合层。
具体实施方式
参考附图对示例性方面进行了描述，其中，相似的附图标号用于指代类似或等同的元件。动作或事件的例示次序不应被示为限制性的，因为一些动作或事件可以按不同的次序和/或与其他动作或事件并行地发生。此外，可以不要求一些例示动作或事件实现根据本公开的方法。
而且，术语“耦合至”或“与…耦合”(等)如本文所用在不进一步限定的情况下旨在描述间接或直接的电连接。因而，如果第一器件“耦合”至第二器件，则该连接可以通过仅在旁路中存在寄生现象的直接电连接，或通过经由包括其他器件和连接的中间项的间接电连接。对于间接耦合，中间项通常不改变信号的信息，但是可以调节其电流电平、电压电平和/或功率电平。
图1是根据示例性方面的包括顶部层级通孔的示例性IC器件100的剖视图，该顶部层通孔具有位于顶部层级通孔124上方在Cu迹线141、142与势垒层127之间的界面处的所公开的Zn-第二金属-Cu复合层168。IC器件100包括通过包括被示出为金属1(M1)、M2和M3的三(3)层金属互连件的示例示出的金属堆叠件，这些金属互连件被示出为在半导体顶面上方的介电层上分别被镶嵌成层间介电层1(ILD1)、ILD2和ILD3，该半导体顶面可以被称为金属前介电质(PMD)115，该PMD可位于被示出为116的另一介电层(诸如热生长氧化硅层)上。包括被示出为M4的Cu的顶部层级金属层级包括可以用作RDL的被示出为141和142的Cu迹线，并且还提供多个接合焊盘。被示出为133的介电层位于提供蚀刻停止(诸如包括氮化硅)的ILD3。
通孔121被示出为将M3耦合至M2，通孔122被示出为将M2耦合至M1，并且通孔123被示出为将M1耦合至衬底108的半导体表面。示出电路系统180的一小部分，包括被示出为到衬底108的半导体表面的扩散(例如，n+或p+)的节点109a、为被示出为T1的MOS晶体管的栅极112的节点109b、和为被示出为T2的MOS晶体管的栅极112的节点109c。电路系统180包括电路元件(包括晶体管，诸如T1和T2)，并且通常还包括形成于衬底108的半导体表面层中一起被配置为用于实现诸如模拟(例如，放大器、功率转换器或功率场效应晶体管(FET))功能、射频(RF)功能、数字功能或存储器功能等至少一种电路功能。
通孔121至123将M3线耦合至节点109a，并且通孔121至124(顶部上具有顶部层级通孔)将Cu迹线141耦合至如上所述为T1的栅极112的节点109b，T1位于衬底108的半导体表面上的栅极电介质111上，在一个方面该半导体表面为诸如含硅表面，其中这些栅极被示出为具有侧壁间隔件113。Cu迹线142被示出为耦合至如上所述为位于衬底108的半导体表面上的栅极介电质111上的T2的栅极112的节点109c。通常还存在的源极、漏极和阱出于简洁考虑未被示出。通孔121、122、123和124均可以包括钨或另一合适的导电插塞材料。
如上所述的M4包括被示出为由被示为ILD4的介电层围绕的Cu，诸如纯Cu或Cu合金，其中M4位于公开的Zn-第二金属-Cu复合层168上，该Zn-第二金属-Cu复合层位于耐熔金属势垒层127上，该耐熔金属势垒层位于顶部层级通孔124上。势垒层127可以包括TiW、Ta、TaN、Ti或TiN。Cu迹线141和142被示出为由顶部层级通孔124通过介电层133和ILD3耦合至M3，并且从M3一路耦合至衬底108的半导体表面上的特征部，诸如从Cu迹线141耦合至节点109b以及从Cu迹线142耦合至节点109c。
IC器件100通常包括位于Cu迹线141和142上方的至少一个介电钝化层，其中在图3中钝化层被示出为位于第二钝化层146上(例如，氧化硅或氮氧化硅)的第一钝化层147(例如，氧化硅或氮氧化硅)。尽管未曾示出，但是在第二钝化层146下面可以存在蚀刻停止层(例如，氮化硅)。
图2是根据示例性方面的示出用于在顶部层级通孔上形成所公开的复合层的示例性方法200中的步骤的流程图，该复合层具有位于势垒层上的Zn-第二金属-Cu复合层，其中复合层提供Cu迹线与势垒层之间的界面。步骤201包括提供具有半导体表面层的衬底，该半导体表面层包括被配置为用于实现包括多个晶体管的至少一种电路功能的电路系统，半导体表面层包括具有位于多个晶体管上方的贯穿通孔的至少一个介电层。步骤202包括将耐熔金属势垒层沉积在介电层上。步骤203包括在耐熔金属势垒层上形成(例如，溅射)包括Zn的第一金属层。
步骤204包括诸如使用PR层形成在图3C和图3D中被示出为具有位于贯穿通孔上方的图案开口的PR特征部163的图案化层特征部。步骤205包括将第二金属层164(例如，Ni、Co、Fe、Cr)形成(例如，镀覆)到第一金属层上。步骤206包括将含Cu层形成(例如，镀覆)到第二金属层上，以在图案开口内形成多个Cu迹线。步骤207包括移除图案化层特征部。步骤208包括热处理以致使内扩散，从而在Cu迹线下面形成Cu-第一金属-第二金属复合层。步骤209包括横向于金属迹线进行蚀刻以移除第一金属层和耐熔金属势垒层。该复合层耐受该蚀刻。
图3A至图3F示出对应于上面描述的在图2中的方法200中的步骤的中间过程IC的剖视图，该中间过程IC具有包括位于势垒层127上的第一金属-第二金属-Cu复合层168的顶部层级通孔，使得复合层位于顶部层级通孔124上方Cu迹线141、142与势垒层127之间的界面处。Zn可以用作第一金属层162，并且TiW可以用作势垒层并且可以用作粘合性改善层。其上带有金属堆叠件的包括在图3A中被示出为121至124(124为顶部层级通孔)的贯穿通孔(这些贯穿通孔可以对应于图1中通过ILD的通孔)的引入的硅晶圆可以被涂覆有耐熔金属势垒层127，诸如溅射的TiW为2,000A至4,000A。之后溅射包括Zn的第一金属层162，该第一金属层用作用于镀覆Cu的种晶层，该种晶层可以由0.8至1.2μm厚的Zn层组成，结果在图3B中示出。然后可以用具有例如如图3C所示的所示出为PR特征部163的图案化层特征部的图案化层图案化该晶圆，以在PR特征部163之间的贯穿通孔的顶部层级通孔124上方创建开口，其中稍后在该方法中将形成顶部金属含Cu迹线。
然后可以用使用具有在本文中被定义为6至7.5的pH的中性或接近中性pH的无氯电镀浴形成相对薄(例如，约0.5至2.0μm厚)的诸如包括Ni或Co的第二金属层164电镀PR特征部之间的开口163，以避免移除包括Zn的第一金属层162，其后通过酸Cu电镀浴电镀包括Cu迹线141、142的顶部金属含Cu层，结果在图3D中示出。
Cu迹线141、142被示出为位于彼此横向的2个贯穿通孔121至124上方。然而，每个Cu迹线1141、142下面可以存在一个或3个或更多个贯穿通孔。Cu迹线141、142在其贯穿通孔121至124上方的最大重叠通常＜2μm，这可以接近零重叠，这是通过减少或消除底切来实现的，因为复合层168耐受用于蚀刻包括Zn的第一金属层162的常用化学品，该第一金属层用作铜迹线的种晶层。然后将晶圆诸如在175℃至300℃的温度下在空气或非氧化环境中(诸如在熔炉中)退火30至120分钟的时间，以便使Cu从铜迹线的底部、包括Zn的第一金属层162以及第二金属层164内扩散，从而形成被示出为复合层168的第一金属-第二金属-Cu复合层，该复合层位于在图3E中被示出为121至124的顶部层级通孔124上方Cu迹线141、142与势垒层127之间的界面处。
复合层168通常为100nm至3μm厚。复合层168跨其厚度通常平均为至少30％重量百分比的Cu、10％重量百分比的第二金属(例如，Ni)，并且复合层的配重为至少40％重量百分比的Zn。Zn、第二金属层和Cu迹线在复合层168中的重量百分比通常取决于内扩散所使用的热处理，包括温度和温度提升速率、持续时间、以及包括Zn的第一金属层、第二金属层和Cu迹线的厚度，其中复合层168的厚度通常随相应层厚度增加而增加，直至得到相应金属的饱和。然后可以蚀刻掉Cu迹线141、142之间的第一金属层162，之后蚀刻势垒层127，所得结构如图3F所示。因为复合层168耐受用于蚀刻第一金属层162的常用化学品，所以在Cu迹线141、142下面无法检测到复合层168的底切，如图3F所示。
后续的处理可以包括在Cu迹线141、142之间形成至少一个介电层(例如，图1中所示的ILD4)，然后形成在图1中被示出为146、147的至少一个钝化层。然后进行钝化层蚀刻以暴露顶部Cu层的Cu接合焊盘。
实施例
进一步通过以下具体实施例例示了公开的方面，这些实施例不应被解释为以任何方式限制本公开的范围或内容。
以3,000A厚的一层TiW作为势垒层127溅射200mm Si晶圆，之后溅射1μm Zn层作为第一金属层162。然后用17μm的PR旋涂晶圆，之后进行图案化以形成PR特征部163。在作为Zn层的第一金属层162的顶部上通过无氯中性pH(约7的pH)镍电镀浴电镀一层薄镍作为第二金属层164，之后进行Cu电镀以形成Cu迹线141、142，然后在250℃下进行热处理1小时以使Cu、Ni和Zn扩散在一起，从而在Cu迹线141、142与势垒层127之间的界面处形成包括Ni-Zn-Cu的复合层168。Ni-Zn-Cu复合层具有30％至40％重量百分比的Cu、10％至15％重量百分比的Ni以及包括Zn的配重。复合层的厚度为600nm至1μm。这里为Ni-Zn-Cu的复合层168耐受用于蚀刻用作用于Cu电镀的种晶层的包括Zn的第一金属层162的常用化学品，导致消除在使用常规Cu种晶层时的底切问题，并且由此减少或消除Cu迹线在贯穿通孔上方的重叠。
本文所公开的方面可以用于形成半导体管芯，该半导体管芯可以被集成到各种装配流程以形成各种不同的器件和相关产品。半导体管芯可以包括其中的各种元件和/或其上的各种层，包括势垒层、介电层、器件结构、包括源极区、漏极区、位线、底座、发射器、集电极、导电线、导电通孔等的有源元件和无源元件。此外，半导体管芯可以由包括双极、绝缘栅极双极晶体管(IGBT)、CMOS、BiCMOS和MEMS的各种工艺形成。
本公开涉及的本领域技术人员将理解，在所要求保护的发明的范围内，许多其他方面是可行的，并且可以在不脱离本公开的范围的情况下对所述方面进行进一步的增添、删减、替代和修改。

Claims (20)

1.一种制造集成电路即IC的方法，包括：
提供具有半导体表面层的衬底，所述半导体表面层包括被配置为用于实现包括多个晶体管的至少一种电路功能的电路系统，所述半导体表面层包括具有位于所述多个晶体管上方的贯穿通孔的至少一个介电层；
在所述介电层上沉积势垒层；
在所述势垒层上形成包括锌的第一金属层；
形成包括图案化层特征部的图案化层特征部，所述图案化层特征部特征部具有位于所述贯穿通孔上方的所述特征部之间的图案开口；
在所述第一金属层上形成第二金属层；
在所述第二金属层上形成含铜层即含Cu层以在所述图案开口内形成多个Cu迹线；
移除所述图案化层；
热处理以致使内扩散，从而在所述Cu迹线下面形成Cu-第一金属-第二金属复合层，以及
横向于所述金属迹线进行蚀刻以移除所述第一金属层和所述势垒层。
2.根据权利要求1所述的方法，其中，所述第一金属层由锌组成，并且其中，所述第二金属层包括镍。
3.根据权利要求1所述的方法，其中，所述形成所述第二金属层包括使用具有6至7.5的pH的无氯电镀浴电镀。
4.根据权利要求1所述的方法，其中，所述热处理消耗全部所述第一金属层来形成所述复合层。
5.根据权利要求1所述的方法，其中，所述图案化层包括光刻胶层。
6.根据权利要求1所述的方法，其中，所述形成所述第二金属层包括电镀，并且其中所述第二金属层的厚度被形成为500A至2,000A。
7.根据权利要求1所述的方法，其中，所述热处理包括175℃至300℃的温度持续30分钟至120分钟的时间。
8.根据权利要求1所述的方法，其中，所述多个Cu迹线各自位于多个所述贯穿通孔的上方。
9.根据权利要求1所述的方法，其中，所述复合层跨其厚度平均为至少30％重量百分比的Cu和至少40％重量百分比的锌，并且其中，所述复合层的厚度为100nm至3μm。
10.一种集成电路即IC，包括：
具有半导体表面层的衬底，所述半导体表面层包括被配置为用于实现包括多个晶体管的至少一种电路功能的电路系统，所述半导体表面层包括具有位于所述多个晶体管上方的第一贯穿通孔和第二贯穿通孔的至少一个介电层，所述贯穿通孔包括第一顶部层级通孔和横向于所述第一顶部层级通孔的至少第二顶部层级通孔；
包括铜即Cu、包括锌的第一金属以及第二金属的复合层，其中，所述复合层位于势垒层上，所述势垒层位于所述第一顶部层级通孔上并且位于所述第二顶部层级通孔上，以及
多个Cu迹线，包括位于所述复合层上接触所述第一顶部层级通孔的第一Cu顶部金属迹线和位于所述复合层上接触所述第二顶部层级通孔的第二Cu顶部金属迹线。
11.根据权利要求10所述的IC，其中，所述第二金属包括镍、钴、铁或钴。
12.根据权利要求11所述的IC，其中，所述第二金属包括所述镍。
13.根据权利要求10所述的IC，其中，所述至少一个介电层包括位于所述半导体表面上的金属堆叠件，所述半导体表面包括多个介电层，所述多个介电层包括连接通过所述金属堆叠件中的所述多个介电层的所述贯穿通孔。
14.根据权利要求10所述的IC，其中，所述多个Cu迹线各自位于多个所述贯穿通孔的上方。
15.根据权利要求10所述的IC，其中，所述复合层为100nm至3μm厚。
16.根据权利要求10所述的IC，其中，所述第一Cu迹线在所述第一顶部层级通孔上的最大重叠以及第二Cu迹线在所述第二顶部层级通孔上的最大重叠均＜2μm。
17.根据权利要求10所述的IC，其中，所述复合层在其底部与所述势垒层直接接触，并且在其顶部与所述第一Cu迹线和所述第二Cu迹线直接接触。
18.根据权利要求10所述的IC，其中，所述复合层跨其厚度平均为至少30％重量百分比的Cu和至少40％重量百分比的锌，并且其中所述复合层的厚度为100nm至3μm。
19.一种集成电路即IC，包括：
具有半导体表面层的衬底，所述半导体表面层包括被配置为用于实现包括多个晶体管的至少一种电路功能的电路系统，所述半导体表面层包括具有位于所述多个晶体管上方的第一贯穿通孔和第二贯穿通孔的至少一个介电层；所述贯穿通孔包括第一顶部层级通孔和横向于所述第一顶部层级通孔的至少第二顶部层级通孔；
包括铜即Cu、包括锌的第一金属以及包括镍的第二金属的复合层，其中，所述复合层位于势垒层上，所述势垒层位于所述第一顶部层级通孔上并且位于所述第二顶部层级通孔上，以及
多个Cu迹线，包括位于所述复合层上接触所述第一顶部层级通孔的第一Cu顶部金属迹线和位于所述复合层上接触所述第二顶部层级通孔的第二Cu顶部金属迹线。
20.根据权利要求19所述的IC，其中所述复合层在其底部与所述势垒层直接接触，并且在其顶部与所述第一Cu迹线和所述第二Cu迹线直接接触。
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