CN103095417A - Dvb-t系统rs编码中常系数矩阵的生成装置和方法 - Google Patents
Dvb-t系统rs编码中常系数矩阵的生成装置和方法 Download PDFInfo
- Publication number
- CN103095417A CN103095417A CN201310017864XA CN201310017864A CN103095417A CN 103095417 A CN103095417 A CN 103095417A CN 201310017864X A CN201310017864X A CN 201310017864XA CN 201310017864 A CN201310017864 A CN 201310017864A CN 103095417 A CN103095417 A CN 103095417A
- Authority
- CN
- China
- Prior art keywords
- matrix
- constant coefficient
- binary representation
- code
- field element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Error Detection And Correction (AREA)
Abstract
本发明提供了一种DVB-T系统RS编码中常系数矩阵的生成方案,其特征在于,所述常系数矩阵的生成装置主要由控制器、域元素二进制表示查找表、基转换矩阵存储器、逆基转换矩阵存储器、乘法运算单元、存储单元六部分组成。本发明去掉了构造乘数矩阵涉及的896次乘法和784次加法,对于每个生成多项式系数而言,只需从域元素二进制表示查找表中取出相应的连续8个域元素的二进制表示即可构造其乘数矩阵,进而生成其常系数矩阵。本发明计算量低,易于实现,能明显提高常系数矩阵的生成速度。
Description
技术领域
本发明涉及地面数字电视广播(Digital Video Broadcasting-Terrestrial,DVB-T)技术,特别涉及一种DVB-T系统RS编码中常系数矩阵的生成方法。
背景技术
里德——索罗门(Reed-Solomon,RS)码是一类具有很强纠错能力的多进制BCH码,它既能纠正随机误码也能纠正突发误码,在现代通信系统中得到了广泛的应用。
DVB-T系统采用了级联码,内码是卷积码,外码是有限域GF(28)上的(204,188)系统缩短RS码。图1给出了RS(204,188)码的生成多项式系数gi(0≤i<16),gi用幂次表示形式表示。
并行RS编码器的结构如图2所示,它主要由移位寄存器、有限域加法器和有限域乘法器组成,其实现复杂度在很大程度上取决于有限域乘法器。现有技术采用矩阵连乘UV(gi)W实现有限域乘法,其中矩阵U和矩阵W取决于采用何种对偶基,常数乘数矩阵V(gi)的生成是设计的关键。对于有限域GF(28),乘数矩阵V(gi)的维度为8×8,对于每个生成多项式系数gi,现有技术需要进行1次查表运算得到矩阵V(gi)的第一行元素,接着进行7次复杂运算分别得到矩阵V(gi)的其余7行元素,每次复杂运算包括的平均运算量为8次乘法和7次加法。DVB-T系统共有16个生成多项式系数,因此,现有方法需要进行16次查表运算、16*7*8=896次乘法和16*7*7=784次加法。可见现有构造乘数矩阵的方法计算量大,由此带来常系数矩阵生成速度慢的缺点。
发明内容
针对DVB-T系统RS编码存在的构造乘数矩阵计算量大的技术缺点,本发明提供了一种快速生成常系数矩阵的方法,有效降低矩阵生成的计算量,提高常系数矩阵的生成速度。
如图4所示,常系数矩阵的生成装置主要由控制器、域元素二进制表示查找表、基转换矩阵存储器、逆基转换矩阵存储器、乘法运算单元、存储单元六部分组成。整个常系数矩阵的生成过程分五步完成:第一步,根据本原多项式生成域元素二进制表示查找表,查找表的索引为域元素的幂j,其中,0≤j<255,查找表每行的内容为域元素的二进制表示;第二步,控制器以l(生成多项式系数gi的幂次表示形式为αl)为索引从域元素二进制表示查找表中读取连续8个域元素αl,αl+1,…,αl+7的二进制表示构成乘数矩阵V(gi),读取时采用循环读取方式,若l+7>254,即从第l行到表末行不足8行时,则接着从表首行(第0行)读取,直到读取完8个域元素的二进制表示;第三步,控制器读取逆基转换矩阵U,U与V(gi)在乘法运算单元完成乘法UV(gi),所得乘积T(gi)写入存储单元;第四步,控制器读取基转换矩阵W,与存储单元中的乘积中间值T(gi)在乘法运算单元完成乘法T(gi)W,所得乘积即为乘数矩阵Z(gi);第五步,重复第二、三、四步,得到所有16个生成多项式系数的常系数矩阵。
综上可见,与现有解决方案相比,本发明去掉了构造乘数矩阵涉及的16*7*8=896次乘法和16*7*7=784次加法,对于每个生成多项式系数gi,只需从域元素二进制表示查找表中取出相应的连续8个域元素的二进制表示即可构造其乘数矩阵,进而生成常系数矩阵,计算量低,易于实现,能明显提高常系数矩阵的生成速度。
关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。
附图说明
图1给出了生成多项式系数gi(gi用幂次表示形式表示);
图2是并行RS编码器的结构框图;
图3给出了生成常系数矩阵的简化流程图;
图4给出了常系数矩阵的生成装置功能框图;
图5给出了部分域元素的二进制表示;
图6比较了两种常系数矩阵生成方案的运算量。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明,但不作为对本发明的限定。
RS编码器中的运算都是在伽罗华域中完成的,伽罗华域GF(2m)中任意元素Q都可以用基{1,α,…,αm-1}={γ0,γ1,…,γm-1}来表示,我们称这个基为规范基。通常用{γ0,γ1,…,γm-1}来表示GF(2m)上的规范基。如果另外一组基{τ0,τ1,…,τm-1}满足:
规范基坐标转对偶基坐标:
其中W为基转换矩阵,表示如下:
对偶基坐标转规范基坐标:
其中U为逆基转换矩阵,表示如下:
对于0≤j≤m-1,我们可以得到一个重要的推论:
假设A,B,C∈GF(2m),C=AB,其中A用规范基表示为B、C用对偶基表示为 由式(5)可得:
由式(8)我们可得:
其中V(A)为乘数矩阵,表示如下:
乘数矩阵V(A)中的第i行元素vi,0,vi,1,…,vi,m-1是αiA在GF(2m)上的二进制表示,第i+1行元素vi+1,0,vi+1,1,…,vi+1,m-1是αi+1A=(αiA)α在GF(2m)上的二进制表示。假设乘数A的幂次表示形式为αl,那么矩阵V(A)的m行元素分别是αl,αl+1,…,αl+m-1在GF(2m)上的二进制表示。
对于DVB-T系统,m=8。RS码本原多项式为p(x)=x8+x4+x3+x2+1。令p(α)=0,得α8=α4+α3+α2+1。图5给出了部分域元素的二进制表示,从图中可以看出,每一个元素都是上一个元素乘以α。对于RS(204,188)码的编码,乘法的乘数是生成多项式系数gi(0≤i<16),例如对于生成多项式的常数项来说,乘数A=g0=α120=α0+α1+α3+α4+α5,我们只要顺序地取出连续8个域元素α120,α121,…,α127在GF(28)上的二进制表示即可得到乘数矩阵V(α120)如下式(10)。
由式(3)、(4)、(9)推导可得
其中Z(A)=UV(A)W。这样我们便得到确定常系数gi的常系数矩阵Z(gi)。容易证明常系数矩阵Z(gi)对于确定的系数gi是唯一的,也就是说,不论采用何种对偶基,Z(gi)都是固定的,所以本方法不需要寻找最优对偶基,我们可以采用任意一种对偶基,比如三角基,从而得到相应的基转换矩阵W和逆基转换矩阵U。
根据式(11)及乘数矩阵V(gi)的结构特点,本发明设计一种常系数矩阵的生成算法,具体步骤如下:
第一步,根据本原多项式生成域元素二进制表示查找表,查找表的索引为域元素的幂,查找表每行的内容为域元素的二进制表示。
第二步,以l(生成多项式系数gi的幂次表示形式为αl)为索引从域元素二进制表示查找表中读取连续8个域元素αl,αl+1,…,αl+7的二进制表示构成乘数矩阵V(gi),读取时采用循环读取方式,若l+7>254,即从第l行到表末行不足8行时,则接着从表首行(第0行)读取,直到读取完8个域元素的二进制表示。
第三步,完成矩阵连乘UV(gi)W,即可得到系数gi的常系数矩阵Z(gi)。
图3是生成常系数矩阵Z(gi)的简化流程图。
现有方法与本发明算法的第一、第三步相同,第二步的做法是先以l(生成多项式系数gi的幂次表示形式为αl)为索引从域元素二进制表示查找表中读取αl的二进制表示从而得到乘数矩阵V(gi)的第一行元素,接着进行7次复杂运算分别得到乘数矩阵V(gi)的其余7行元素。可见现有方法对于每一个系数都要多进行7次运算,每次复杂运算包括的平均运算量为8次乘法和7次加法。DVB-T系统共有16个生成多项式系数,因此,现有方法需要多进行16*7*8=896次乘法和16*7*7=784次加法,两种常系数矩阵生成方案的运算量如图6所示。
根据上述严谨推导过程,我们得出了乘数矩阵V(gi)的结构特点,基于这一特点,本发明提供一种快速生成常系数矩阵的装置,如图4所示。该常系数矩阵生成装置实现简单,主要由控制器、域元素二进制表示查找表、基转换矩阵存储器、逆基转换矩阵存储器、乘法运算单元、存储单元六部分组成。控制器控制查找表的读取、基转换矩阵的读取、逆基转换矩阵的读取和矩阵连乘运算。域元素二进制表示查找表存储域元素的二进制表示,表的索引是域元素的幂j,其中,0≤j<255。基转换矩阵存储器存储矩阵W。逆基转换矩阵存储器存储矩阵U。乘法运算单元实现矩阵连乘UV(gi)W。存储单元存储矩阵连乘的中间结果T(gi)。
本发明设计了如下RS编码中常系数矩阵的生成方法:
第一步,根据本原多项式生成域元素二进制表示查找表,查找表的索引为域元素的幂j,其中,0≤j<255,查找表每行的内容为域元素的二进制表示。
第二步,控制器以l(生成多项式系数gi的幂次表示形式为αl)为索引从域元素二进制表示查找表中读取连续8个域元素αl,αl+1,…,αl+7的二进制表示构成乘数矩阵V(gi),读取时采用循环读取方式,若l+7>254,即从第l行到表末行不足8行时,则接着从表首行(第0行)读取,直到读取完8个域元素的二进制表示。
第三步,控制器读取逆基转换矩阵U,U与V(gi)在乘法运算单元完成乘法UV(gi),所得乘积T(gi)写入存储单元。
第四步,控制器读取基转换矩阵W,与存储单元中的乘积中间值T(gi)完成乘法T(gi)W,所得乘积即为常系数矩阵Z(gi)。
第五步,重复第二、三、四步得到所有16个系数的常系数矩阵。
综上可见,与现有解决方案相比,本发明去掉了构造乘数矩阵涉及的16*7*8=896次乘法和16*7*7=784次加法,对于每个生成多项式系数gi,只需从域元素二进制表示查找表中取出相应的连续8个域元素的二进制表示即可构造其乘数矩阵,进而生成常系数矩阵,计算量低,易于实现,能明显提高常系数矩阵的生成速度。
以上通过具体实施方式和实施例对本发明进行了详细的说明,本领域的技术人员在本发明技术方案范围内进行的若干变形和改进都应包含在本发明的保护范围内。
Claims (4)
1.一种DVB-T系统RS编码中常系数矩阵的生成装置,常系数矩阵Z(gi)=UV(gi)W,其中U为逆基转换矩阵,W为基转换矩阵,V(gi)为乘数矩阵,gi(0≤i<16)为生成多项式的系数,DVB-T系统采用有限域GF(28)上的(204,188)系统缩短RS码,RS码本原多项式为p(x)=x8+x4+x3+x2+1,RS码共有16个生成多项式系数,其特征在于,所述装置包括以下部件:
控制器,用于控制查找表的读取、基转换矩阵的读取、逆基转换矩阵的读取和矩阵连乘运算、矩阵连乘的中间结果的存储与读取;
域元素二进制表示查找表,用于存储域元素的二进制表示;
基转换矩阵存储器,用于存储基转换矩阵W;
逆基转换矩阵存储器,用于存储逆基转换矩阵U;
乘法运算单元,用于实现矩阵连乘UV(gi)W;
存储单元,用于存储矩阵连乘的中间结果T(gi)=UV(gi)。
2.如权利要求1所述的常系数矩阵生成装置,其特征在于,所述域元素二进制表示查找表的索引是域元素的幂j,其中,0≤j<255,每个存储单元保存的内容为域元素的二进制表示。
3.如权利要求1所述的常系数矩阵生成装置,其特征在于,所述乘法运算单元用于实现矩阵连乘UV(gi)W:
矩阵U乘以矩阵V(gi),所得乘积T(gi)存于存储单元;
T(gi)乘以矩阵W,所得乘积即为常系数矩阵Z(gi)。
4.一种并行RS编码中常系数矩阵的生成方法,常系数矩阵Z(gi)=UV(gi)W,其中U为逆基转换矩阵,W为基转换矩阵,V(gi)为乘数矩阵,gi(0≤i<16)为生成多项式的系数,DVB-T系统采用有限域GF(28)上的(204,188)系统缩短RS码,RS码本原多项式为p(x)=x8+x4+x3+x2+1,RS码共有16个生成多项式系数,其特征在于,所述方法包括以下步骤:
(1)根据本原多项式生成域元素二进制表示查找表,查找表的索引为域元素的幂j,其中,0≤j<255,查找表每行的内容为域元素的二进制表示;
(2)控制器以l(生成多项式系数gi的幂次表示形式为αl)为索引从域元素二进制表示查找表中读取连续8个域元素αl,αl+1,…,αl+7的二进制表示构成乘数矩阵V(gi),读取时采用循环读取方式,若l+7>254,即从第l行到表末行不足8行时,则接着从表首行(第0行)读取,直到读取完8个域元素的二进制表示;
(3)控制器读取逆基转换矩阵U,U与V(gi)在乘法运算单元完成乘法UV(gi),所得乘积T(gi)写入存储单元;
(4)控制器读取基转换矩阵W,与存储单元中的乘积中间值T(gi)在乘法运算单元完成乘法T(gi)W,所得乘积即为常系数矩阵Z(gi);
(5)重复步骤(2)、(3)、(4)得到所有16个系数的常系数矩阵。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310017864XA CN103095417A (zh) | 2013-01-18 | 2013-01-18 | Dvb-t系统rs编码中常系数矩阵的生成装置和方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310017864XA CN103095417A (zh) | 2013-01-18 | 2013-01-18 | Dvb-t系统rs编码中常系数矩阵的生成装置和方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN103095417A true CN103095417A (zh) | 2013-05-08 |
Family
ID=48207594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310017864XA Pending CN103095417A (zh) | 2013-01-18 | 2013-01-18 | Dvb-t系统rs编码中常系数矩阵的生成装置和方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103095417A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103092816A (zh) * | 2013-02-05 | 2013-05-08 | 苏州威士达信息科技有限公司 | 一种并行rs编码中常系数矩阵的生成装置和方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102122964A (zh) * | 2011-03-31 | 2011-07-13 | 西安电子科技大学 | 一种基于fpga的高速rs编译码器实现方法 |
CN102882534A (zh) * | 2012-10-12 | 2013-01-16 | 烽火通信科技股份有限公司 | Rs编码的并行实现方法及装置 |
-
2013
- 2013-01-18 CN CN201310017864XA patent/CN103095417A/zh active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102122964A (zh) * | 2011-03-31 | 2011-07-13 | 西安电子科技大学 | 一种基于fpga的高速rs编译码器实现方法 |
CN102882534A (zh) * | 2012-10-12 | 2013-01-16 | 烽火通信科技股份有限公司 | Rs编码的并行实现方法及装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103092816A (zh) * | 2013-02-05 | 2013-05-08 | 苏州威士达信息科技有限公司 | 一种并行rs编码中常系数矩阵的生成装置和方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8327242B1 (en) | High-performance ECC decoder | |
CN101277119B (zh) | 里德所罗门码解码器硬件复用方法及其低硬件复杂度解码装置 | |
CN103248372A (zh) | 基于循环左移的准循环ldpc串行编码器 | |
US9104589B1 (en) | Decoding vectors encoded with a linear block forward error correction code having a parity check matrix with multiple distinct pattern regions | |
CN103886915A (zh) | 用于校正包括邻近2比特错误的3比特错误的电路和方法 | |
CN101489135A (zh) | 一种方便ldpc长码在fpga实现的编码器及编码方法 | |
CN102457286B (zh) | 准循环ldpc码编码方法、装置及校验矩阵生成方法 | |
CN101969358B (zh) | 一种用于空间通信的高速并行rs译码方法 | |
CN103152059A (zh) | Ccsds系统rs编码中常系数矩阵的生成装置和方法 | |
CN103092816A (zh) | 一种并行rs编码中常系数矩阵的生成装置和方法 | |
CN102820892A (zh) | 一种用于并行bch编码的电路、编码器及方法 | |
CN103023512B (zh) | Atsc系统rs编码中常系数矩阵的生成装置和方法 | |
CN101764621B (zh) | 星载(8176,7156)ldpc编译码器中实现缩短码与子码兼容的方法 | |
CN102891689B (zh) | 一种错误位置多项式求解方法及装置 | |
CN103095418B (zh) | Cmmb系统rs编码中常系数矩阵的生成装置和方法 | |
CN103095417A (zh) | Dvb-t系统rs编码中常系数矩阵的生成装置和方法 | |
CN102045073A (zh) | 一种bch码译码方法和装置 | |
CN103036577B (zh) | 一种低复杂度的低密度奇偶校验ldpc码编码电路结构 | |
CN103401566A (zh) | 参数化的bch纠错码的并行编码方法及装置 | |
CN115632662A (zh) | 一种rs译码中的伴随式计算方法、装置、设备及介质 | |
CN100586029C (zh) | 一种结构化奇偶校验码的编码方法及其编码器 | |
CN103236858A (zh) | 基于循环左移的cmmb中准循环ldpc串行编码器 | |
CN103236856A (zh) | 基于循环左移的dtmb中准循环ldpc串行编码器 | |
CN103944589A (zh) | 一种bch编码、解码方法及装置 | |
CN102025379B (zh) | 错误更正码的解码器及其错误更正值计算装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20130508 |