CN103095110A - 控制电压延迟装置、使用其的数字电源转换器及其驱动方法 - Google Patents

Abstract

本发明涉及一种控制电压延迟装置、使用其的数字电源转换器及其驱动方法。示例性实施方式涉及控制电压延迟装置、数字电源转换器以及数字电源转换器的驱动方法。控制电压延迟装置产生用于控制数字电源转换器的输出电压的输出时钟信号和基准时钟信号。控制电压延迟装置根据输出电压产生具有相对于输入时钟信号的输出延迟的输出时钟信号且根据基准电压产生具有相对于输入时钟信号的基准延迟的基准时钟信号。基准电压为输出电压的目标值。

Description

控制电压延迟装置、使用其的数字电源转换器及其驱动方法

技术领域

示例性实施方式涉及接收输出电压的反馈以控制电源转换器的输出电压和控制电源转换器的操作。

背景技术

电源转换器接收输出电压的信息的反馈。

下文中，反馈的输出电压的信息被称为反馈信息。

电源转换器根据反馈信息运行，并且一致地保持输出电压。

通常，用于产生应用于电源转换器的反馈信息的电路是模拟电路。

配置有电阻器和电容器的电阻电容（RC）滤波器产生反馈信息。该反馈信息受RC滤波器的工艺、电压和温度（PVT）变化的影响。

这是因为电阻器的系数和电容器的系数易受PVT变化的影响。

此外，在将电阻器和电容器集成为一个芯片时，可以增大芯片尺寸。

可使用模拟-数字转换器（ADC）代替RC滤波器来产生反馈信息，ADC将输出电压转换成数字信息。

随着ADC的分辨率提高，可将输入到ADC的输出电压更准确地转化为数字信号。

然而，真正的电源转换器的ADC的分辨率是有限制的。

随着ADC的分辨率提高，ADC的功耗和ADC的尺寸将增大，从而限制ADC的分辨率。

因此，难以产生准确的反馈信息。此外，在设计反馈信息发生电路时，必须考虑功耗和芯片尺寸。

在本背景部分中所公开的以上信息仅用于增强对本发明的背景的理解，因此其可能包含不构成本领域的技术人员在本国中所已知的现有技术的信息。

发明内容

示例性实施方式致力于提供一种数字电源转换器及其驱动方法，该数字电源转换器不受PVT的变化影响且分辨率、功耗和面积不受限。

此外，示例性实施方式提供一种用在数字电源转换器中的控制电压延迟装置及其驱动方法。

根据各示例性实施方式中的一个示例性实施方式的控制电压延迟装置产生输出时钟信号和基准时钟信号，以控制数字电源转换器的输出电压。

控制电压延迟装置包括：第一驱动器，该第一驱动器根据输出电压产生输出时钟信号，该输出时钟信号具有相对于输入时钟信号的输出延迟；和第二驱动器，该第二驱动器根据基准电压产生基准时钟信号，该基准时钟信号具有相对于输入时钟信号的基准延迟。基准电压为输出电压的目标值。

第一驱动器包括：第一晶体管，该第一晶体管包括接收输出电压的栅极和连接至第一电压的第一端；反相器，该反相器连接在第一晶体管的第二端和第二电压之间且接收输入时钟信号；电容器，该电容器连接至反相器的输出端；以及输出反相器，该输出反相器连接至电容器和反相器的输出端。

该输出反相器的输出为输出时钟信号。

该反相器包括：第二晶体管，该第二晶体管包括输入时钟信号所输入的栅极和连接至第一晶体管的第二端的第一端；和第三晶体管，该第三晶体管包括连接至第二晶体管的第二端的第一端、接收输入时钟信号的栅极以及连接至第二电压的第二端。

该反相器的输出端连接至第二晶体管和第三晶体管。

该第二驱动器包括：第四晶体管，该第四晶体管包括基准电压所输入的栅极和连接至第一电压的第一端；第一反相器，该第一反相器连接在第四晶体管的第二端和第二电压之间且接收输入时钟信号；第一电容器，该第一电容器连接至第一反相器的输出端；以及第一输出反相器，该第一输出反相器连接至第一电容器和第一反相器的输出端。

该第一输出反相器的输出为基准时钟信号。

第一晶体管和第四晶体管为N沟道晶体管，且第二电压高于第一电压。

在这种情况下，当流经第一驱动器的第一晶体管的灌电流使第一驱动器的电容器放电时，根据输出电压产生输出延迟，且当流经第二驱动器的第四晶体管的灌电流使第二驱动器的第一电容器放电时，根据基准电压产生基准延迟。

第一晶体管和第四晶体管为P沟道晶体管，且第二电压低于第一电压。

在这种情况下，当流经第一驱动器的第一晶体管的拉电流使第一驱动器的电容器充电时，根据输出电压产生输出延迟，且当流经第二驱动器的第四晶体管的拉电流使第二驱动器的第一电容器充电时，根据基准电压产生基准延迟。

根据示例性变型的第一驱动器包括：第五晶体管，该第五晶体管包括输出电压所输入的栅极和连接至第一电压的第一端；电流镜电路，该电流镜电路连接第五晶体管的第二端和第二电压且映射流经第五晶体管的电流；反相器，该反相器根据输入时钟信号输出电流镜电路的输出；电容器，该电容器连接至反相器的输出端；以及输出反相器，该输出反相器连接至电容器和反相器的输出端。

该输出反相器的输出端为输出时钟信号。

该电流镜电路包括：第六晶体管，该第六晶体管包括连接至第五晶体管的第二端的第一端、连接至第二电压的第二端以及连接至第六晶体管的第一端的栅极；和第七晶体管，该第七晶体管包括连接至第六晶体管的栅极的栅极、连接至第二电压的第一端以及连接至反相器的第二端。

该反相器包括：第八晶体管，该第八晶体管包括连接至电流镜电路的输出的第一端和输入时钟信号所输入的栅极；和第九晶体管，该第九晶体管包括连接至第八晶体管的第二端的第一端、连接至第一电压的第二端以及输入时钟信号所输入的栅极。

该反相器的输出端连接至第八晶体管和第九晶体管。

根据示例性变型的第二驱动器包括：第十晶体管，该第十晶体管包括基准电压所输入的栅极和连接至第一电压的第一端；第一电流镜电路，该第一电流镜电路连接第十晶体管的第二端和第二电压且映射流经第十晶体管的电流；第一反相器，该第一反相器根据输入时钟信号输出第一电流镜电路的输出；第一电容器，该第一电容器连接至第一反相器的输出端；以及第一输出反相器，该第一输出反相器连接至第一电容器和第一反相器的输出端。该第一输出反相器的输出为基准时钟信号。

第五晶体管和第十晶体管为N沟道晶体管，且第二电压高于第一电压。

在这种情况下，当通过复制流经第一驱动器的第五晶体管的电流所产生的拉电流使第一驱动器的电容器充电时，根据输出电压产生输出延迟。当通过复制流经第二驱动器的第十晶体管的电流所产生的拉电流使第二驱动器的第一电容器充电时，根据基准电压产生基准延迟。

第五晶体管和第十晶体管为P沟道晶体管，且第二电压低于第一电压。

在这种情况下，当通过复制流经第一驱动器的第五晶体管的电流所产生的灌电流使第一驱动器的电容器放电时，根据输出电压产生输出延迟。当通过复制流经第二驱动器的第十晶体管的电流所产生的灌电流使第二驱动器的第一电容器放电时，根据基准电压产生基准延迟。

根据另一示例性变型的第一驱动器包括：第二电容器，该第二电容器具有根据输出电压而变化的电容量；第二反相器，该第二反相器包括连接至第二电容器的输出端和输入时钟信号所输入的输入端；以及第二输出反相器，该第二输出反相器连接第二反相器的输出端和第二电容器。该第二输出反相器的输出为输出时钟信号。

根据另一示例性变型的第二驱动器包括：第三电容器，该第三电容器具有根据基准电压而变化的电容量；第三反相器，该第三反相器包括连接至第三电容器的输出端和输入时钟信号所输入的输入端；以及第三输出反相器，该第三输出反相器连接第三反相器的输出端和第三电容器。该第三输出反相器的输出为基准时钟信号。

输入时钟信号为用于控制数字电源转换器的操作的信号。

根据另一示例性实施方式的将输入电压转换成输出电压的数字电源转换器包括：电源开关，该电源开关控制转换操作；控制电压延迟装置，该控制电压延迟装置根据输出电压产生输出时钟信号且根据基准电压产生基准时钟信号，输出时钟信号具有相对于输入时钟信号的输出延迟，基准时钟信号具有相对于输入时钟信号的基准延迟，输入时钟信号控制该数字电源转换器的操作；鉴相器，该鉴相器根据输出时钟信号和基准时钟信号之间的相位差产生相位检测信号；以及数字滤波器，该数字滤波器根据相位检测信号产生用于控制电源开关的工作周期的数字脉冲宽度控制信号。

该鉴相器包括D触发器，该D触发器在基准时钟信号的边沿时间处采样输出输入时钟信号，且根据采样结果确定相位检测信号。

该数字滤波器将差分的相位检测信号乘以差分增益以产生第一值，将积分的相位检测信号乘以积分增益以产生第二值，将相位检测信号乘以比例增益以产生第三值，并将第一值、第二值和第三值累加以产生数字脉冲宽度控制信号，且差分增益、积分增益和比例增益根据数字脉冲宽度控制信号的范围而设定。

该数字电源转换器还包括数字脉冲宽度调制器（DPWM），该DPWM用于根据输入时钟信号控制电源开关的闭合且根据数字脉冲宽度控制信号控制电源开关的断开。

控制电压延迟装置包括产生输出时钟信号的第一驱动器和产生基准时钟信号的第二驱动器。

该第一驱动器包括：第一晶体管，该第一晶体管包括输出电压所输入的栅极和连接至第一电压的第一端；反相器，该反相器连接在第一晶体管的第二端和第二电压之间且接收输入时钟信号；电容器，该电容器连接至反相器的输出端；以及输出反相器，该输出反相器连接至电容器和反相器的输出端。

该第二驱动器包括：第二晶体管，该第二晶体管包括基准电压所输入的栅极和连接至第一电压的第一端；第一反相器，该第一反相器连接第二晶体管的第二端和第二电压且接收输入时钟信号；第一电容器，该第一电容器连接至第一反相器的输出端；以及第一输出反相器，该第一输出反相器连接至第一电容器和第一反相器的输出端。

该输出反相器的输出为输出时钟信号，且该第一输出反相器的输出为基准时钟信号。

第一晶体管和第二晶体管为N沟道晶体管，且第二电压高于第一电压。

在这种情况下，当流经第一晶体管的灌电流使电容器放电时，根据输出电压产生输出延迟，当流经第二晶体管的灌电流使第一电容器放电时，根据基准电压产生基准延迟。

第一晶体管和第二晶体管为P沟道晶体管，且第二电压低于第一电压。

在这种情况下，当流经第一晶体管的拉电流使电容器充电时，根据输出电压产生输出延迟，且当流经第二晶体管的拉电流使第一电容器充电时，根据基准电压产生基准延迟。

控制电压延迟装置包括产生输出时钟信号的第一驱动器和产生基准时钟信号的第二驱动器。

该第一驱动器包括：第三晶体管，该第三晶体管包括输出电压所输入的栅极和连接至第一电压的第一端；电流镜电路，该电流镜电路连接第三晶体管的第二端和第二电压且映射流经第三晶体管的电流；反相器，该反相器根据输入时钟信号输出电流镜电路的输出；电容器，该电容器连接至反相器的输出端；以及输出反相器，该输出反相器连接至电容器和反相器的输出端。

该第二驱动器包括：第四晶体管，该第四晶体管包括接收基准电压的栅极和连接至第一电压的第一端；第一电流镜电路，该第一电流镜电路连接第四晶体管的第二端和第二电压且映射流经第四晶体管的电流；第一反相器，该第一反相器根据输入时钟信号输出第一电流镜电路的输出；第一电容器，该第一电容器连接至第一反相器的输出端；以及第一输出反相器，该第一输出反相器连接至第一电容器和第一反相器的输出端。

该输出反相器的输出为输出时钟信号，该第一输出反相器的输出为基准时钟信号。

第三晶体管和第四晶体管为N沟道晶体管，且第二电压高于第一电压。

在这种情况下，当流经第三晶体管的拉电流使电容器充电时，根据输出电压产生输出延迟，当流经第四晶体管的拉电流使第一电容器充电时，根据基准电压产生基准延迟。

第三晶体管和第四晶体管为P沟道晶体管，且第二电压低于第一电压。

当流经第三晶体管的灌电流使电容器放电时，根据输出电压产生输出延迟，当流经第四晶体管的灌电流使第一电容器放电时，根据基准电压产生基准延迟。

根据另一示例性实施方式的将输入电压转换成输出电压的数字电源转换器的驱动方法包括：根据输出电压产生输出时钟信号，该输出时钟信号具有相对于输入时钟信号的输出延迟，输入时钟信号控制数字电源转换器的操作；根据基准电压产生基准时钟信号，该基准时钟信号具有相对于输入时钟信号的基准延迟；根据输出时钟信号和基准时钟信号之间的相位差产生相位检测信号；以及根据相位检测信号控制电源开关的工作周期。

根据本发明的示例性实施方式，可以提供一种数字电源转换器及其驱动方法，该数字电源转换器不受PVT的变化影响且分辨率、功耗和面积不受限。此外，可以提供一种该数字电源转换器所使用的控制电压延迟装置及其驱动方法。

附图说明

图1示出根据本发明的示例性实施方式的使用控制电压延迟装置的数字电源转换器；

图2A示出根据本发明的示例性实施方式的第一驱动器的示例的电路图；

图2B示出根据本发明的示例性实施方式的第二驱动器的示例的电路图；

图3示出用图2A的第一驱动器和图2B的第二驱动器所实现的控制电压延迟装置的输入时钟信号、输出时钟信号、基准时钟信号、相位检测信号以及输出电压的波形图；

图4A示出根据本发明的示例性实施方式的第一驱动器的示例性变型的电路图；

图4B示出根据本发明的示例性实施方式的第二驱动器的示例性变型的电路图；

图5示出用图4A的第一驱动器和图4B的第二驱动器所实现的控制电压延迟装置的输入时钟信号、输出时钟信号、基准时钟信号、相位检测信号以及输出电压的波形图；

图6A示出根据本发明的示例性实施方式的第一驱动器的另一示例性变型的电路图；

图6B示出根据本发明的示例性实施方式的第二驱动器的另一示例性变型的电路图；

图7示出用图6A的第一驱动器和图6B的第二驱动器所实现的控制电压延迟装置的输入时钟信号、输出时钟信号、基准时钟信号、相位检测信号以及输出电压的波形图；

图8A示出根据本发明的另一示例性实施方式的第一驱动器的电路图；

图8B示出根据本发明的另一示例性实施方式的第二驱动器的电路图；

图9示出用图8A的第一驱动器和图8B的第二驱动器所实现的控制电压延迟装置的输入时钟信号、输出时钟信号、基准时钟信号、相位检测信号以及输出电压的波形图；

图10A示出根据本发明的另一示例性实施方式的第一驱动器的示例性变型的电路图；

图10B示出根据本发明的另一示例性实施方式的第二驱动器的示例性变型的电路图；

图11示出用图10A的第一驱动器和图10B的第二驱动器所实现的控制电压延迟装置的输入时钟信号、输出时钟信号、基准时钟信号、相位检测信号以及输出电压的波形图；

图12A示出根据本发明的另一示例性实施方式的第一驱动器的另一示例性变型的电路图；

图12B示出根据本发明的另一示例性实施方式的第二驱动器的另一示例性变型的电路图；

图13示出用图12A的第一驱动器和图12B的第二驱动器所实现的控制电压延迟装置的输入时钟信号、输出时钟信号、基准时钟信号、相位检测信号以及输出电压的波形图；

图14A示出根据本发明的又一示例性实施方式的第一驱动器的控制电压延迟装置的示例的电路图；

图14B示出根据本发明的又一示例性实施方式的第二驱动器的控制电压延迟装置的示例的电路图。

具体实施方式

在以下详细描述中，仅通过例证的方式示出和描述了本发明的某些示例性实施方式。

本领域的技术人员应当理解，可以通过各种不同的方式修改所描述的实施方式，而不脱离本发明的精神或范围。

因此，附图和描述实质上应被认为是示例性的而非限制性的。

在整篇说明书中，相同的附图标记标示相同的元件。

在整篇说明书和所附的权利要求中，当描述一个元件“联接”至另一个元件时，该元件可以“直接联接”至该另一个元件或者通过第三元件“电联接”至该另一个元件。

此外，将词语“包括”及其变型理解为意味着包含所陈述的元件，但并不排除任何其它元件，除非另有明确地相反描述。

下文中，将参照附图阐述本发明的示例性实施方式。

图1示出根据本发明的示例性实施方式的使用控制电压延迟装置的数字电源转换器。

如图1所示，控制电压延迟装置100接收数字电源转换器200的输出电压VOUT和输入时钟信号CLK。

输入时钟信号CLK控制数字电源转换器200的操作。更具体地，输入时钟信号CLK可以控制数字电源转换器的开关操作。

控制电压延迟装置100将基准电压VREF和输出电压VOUT之间的差值转换成输出时钟信号CLK_O和基准时钟信号CLK_R之间的相位差。基准电压VREF为输出电压VOUT的目标电压。

相位差可以用作数字电源转换器200控制输出电压VOUT所需的反馈信息。

控制电压延迟装置100与输入时钟信号CLK同步，并且根据输出电压VOUT产生具有输出延迟的输出时钟信号CLK_O以及根据基准电压VREF产生具有基准延迟的基准时钟信号CLK_R。

产生输出时钟信号CLK_O的第一驱动器110和产生基准时钟信号CLK_R的第二驱动器120具有不同的输入，但具有相同的配置。

下面将描述第一驱动器110和第二驱动器120。

数字电源转换器200将输入电压VIN转换成输出电压VOUT。

根据本发明的示例性实施方式的数字电源转换器200包括用电源开关S、二极管D、电感器L和电容器C所实现的降压转换器。然而，本发明的实施方式不限于此，可以用所有类型的转换器中的任意一种来实现数字电源转换器200。

数字电源转换器200包括控制电压延迟装置100、鉴相器300、数字滤波器400、时钟发生器500和数字脉冲宽度调制器（下文中称为DPWM）600。

数字电源转换器200根据电源开关S的开关操作将输入电压VIN转换成输出电压VOUT。

电源开关S的第一端连接至输入电压VIN，且电源开关S的第二端连接至二极管D的阴极和电感器L的第一端。

电感器L的第二端连接电容器C的第一端和负载LOAD，且电容器C的第二端连接至二极管D的阳极。

在电源开关S闭合期间，电流从输入电压VIN，经电感器L流向电容器C和负载LOAD。

在闭合期间，流经电感器L的电流增大，并将能量存储到电感器L。

在电源开关S断开期间，流经电感器L的电流流经电容器C和二极管D。

在断开期间，存储在电感器L中的能量减小且流经电感器L的电流减小。

数字电源转换器200在输出电压VOUT减小且小于期望值时增大电源开关S的工作周期，而在输出电压VOUT增大且大于期望值时减小电源开关S的工作周期。

数字电源转换器200使用输出时钟信号CLK_O和基准时钟信号CLK_R的相位差来感测输出电压VOUT的增大或减小。控制电压延迟装置100产生输出时钟信号CLK_O和基准时钟信号CLK_R。

鉴相器300根据输出时钟信号CLK_O和基准时钟信号CLK_R的相位差产生相位检测信号PDS，相位检测信号PDS为数字信号。

如图1所示，鉴相器300包括D触发器310和转换单元320。

输出时钟信号CLK_O输入至D触发器310的输入端D，基准时钟信号CLK_R输入至D触发器310的时钟端CK。

D触发器310根据输入端D的输入信号在时钟端CK的输入信号的上升沿时间处的逻辑电平确定输出，并通过输出端Q输出该输出。

如果输出时钟信号CLK_O在基准时钟信号CLK_R的上升沿时间处为高电平，则输出时钟信号CLK_O的相位先于基准时钟信号CLK_R的相位。

此时，D触发器310的输出为对应于逻辑电平“1”的高电平电压。

反之，如果输出时钟信号CLK_O在基准时钟信号CLK_R的上升沿时间处为低电平，则输出时钟信号CLK_O的相位落后于基准时钟信号CLK_R的相位。

此时，D触发器310的输出为对应于逻辑电平“0”的低电平电压。

数字电源转换器200控制输出电压VOUT，使得输出时钟信号CLK_O的相位与基准时钟信号CLK_R的相位一致。

转换单元320接收D触发器310的输出，并产生对应于D触发器310的输出的相位检测信号PDS。

根据本发明的示例性实施方式，当D触发器310的输出为高电平电压时，相位检测信号PDS为数字信号“1”，当D触发器310的输出为低电平电压时，相位检测信号PDS为数字信号“-1”。

数字滤波器400根据相位检测信号PDS产生控制电源开关S的工作周期的数字脉冲宽度控制信号DPWS[n:0]。

数字滤波器400在相位检测信号PDS为1时将数字脉冲宽度控制信号DPWS[n:0]增大到预定的第一单位，在相位检测信号PDS为-1时将数字脉冲宽度控制信号DPWS[n:0]减小到预定的第二单位。

例如，为n位信号的数字脉冲宽度控制信号DPWS[n:0]的范围是从1到100，第一单位为1，且第二单位为1。当相位检测信号PDS为1时，将数字脉冲宽度控制信号DPWS[n:0]增加1，而当相位检测信号PDS为-1时，将数字脉冲宽度控制信号DPWS[n:0]减小1。

以上仅为阐述本发明的示例性实施方式的示例。本发明不限于此，可根据DPWM 600的输入范围将数字脉冲宽度控制信号DPWS[n:0]的范围设定成合适的值。

根据本发明的示例性实施方式，通过使用比例积分微分（PID）滤波器来实现数字滤波器400，但是本发明不限于此。

另一类型的数字滤波器可以用于根据相位检测信号PDS控制数字脉冲宽度控制信号DPWS[n:0]。

数字滤波器400包括微分器410、积分器420、比例增益单元430、微分增益单元440、积分增益单元450和加法器460。

微分器410接收相位检测信号PDS并对相位检测信号PDS求微分，微分增益单元440将微分器410的输出乘以预定的微分增益并输出微分器410的相乘的输出。

积分器420接收相位检测信号PDS并对相位检测信号PDS求积分，积分增益单元450将积分器420的输出乘以预定的积分增益并输出积分器420的相乘的输出。

比例增益单元430接收相位检测信号PDS，将相位检测信号PDS乘以预定的比例增益，并输出相乘的相位检测信号PDS。

根据数字脉冲宽度控制信号DPWS[n:0]的范围设定微分增益、积分增益和比例增益。

根据DPWM 600的输入范围设定数字脉冲宽度控制信号DPWS[n:0]的范围。因此，DPWM 600的输入范围被考虑用于设定微分增益、积分增益和比例增益。

根据通过对相位检测信号PDS进行PID滤波所产生的数字脉冲宽度控制信号DPWS[n:0]，可将输出电压VOUT稳定且快速地收敛至基准电压VREF。

时钟发生器500产生用于控制电源开关S的开关操作的输入时钟信号CLK。

电源开关S的开关频率由输入时钟信号CLK控制。

例如，可以在输入时钟信号CLK的上升时间点处将电源开关S闭合。

DPWM 600根据输入时钟信号CLK控制电源开关S闭合，且根据数字脉冲宽度控制信号DPWS[n:0]控制电源开关S断开。

例如，DPWM 600产生门信号VG，门信号VG根据输入时钟信号CLK闭合电源开关S且根据数字脉冲宽度控制信号DPWS[n:0]断开电源开关S。

更详细地，DPWM 600产生启用电平门信号VG，用以使电源开关S的闭合与输入时钟信号CLK的上升时间点同步。DPWM 600产生禁用电平门信号VG，用以在从电源开关S的闭合时间开始，经过根据数字脉冲宽度控制信号DPWS[n:0]所确定的工作周期所对应的时间之后，断开电源开关S。

根据本发明的示例性实施方式，第一驱动器110可以包括根据输出电压VOUT的电流源或根据输出电压VOUT的具有可变电容量的可变电容器。

根据本发明的示例性实施方式，第二驱动器120可以包括根据基准电压VREF产生电流的电流源或根据基准电压VREF的具有一电容量的电容器。

首先，将描述第一驱动器110包括可变电流源的示例性实施方式。

第一驱动器110可以包括根据输出电压VOUT的可变的灌电流源和根据输出电压VOUT的可变电流源中的一种，或者这两种可变电流源。

此外，可变电流源可以具有根据输出电压VOUT的增大而增大电流且根据输出电压VOUT的减小而减小电流的正特性。

或者，可变电流源可以具有根据输出电压VOUT的增大而减小电流且根据输出电压VOUT的减小而增大电流的负特性。

将描述用根据正特性的可变电流源所实现的第一驱动器110。

例如，将描述包括根据正特性的可变的灌电流源的第一驱动器110。

图2A示出根据本发明的示例性实施方式的第一驱动器的示例的电路图。

图2B示出根据本发明的示例性实施方式的第二驱动器的示例的电路图。

如图2A和图2B所示，第一驱动器110的输入为输出电压VOUT，第二驱动器120的输入为基准电压VREF。除了输入电压，第二驱动器120的部件及其各部件之间的连接和第一驱动器110的相同。

因此，不详细描述第二驱动器120。

如图2A所示，第一驱动器110包括3个晶体管T1-T3、电容器C1和输出反相器INV1。

晶体管T1为根据输出电压VOUT产生灌电流的可变的灌电流源。

输出电压VOUT输入到晶体管T1的栅极。

晶体管T1的漏极连接到晶体管T2的源极，且晶体管T1的源极接地。

将输入时钟信号CLK接收到各栅极的晶体管T2和晶体管T3配置成反相器，晶体管T2的漏极和晶体管T3的漏极连接，且晶体管T3的源极连接至电压VS。

晶体管T3为P沟道晶体管，晶体管T1和晶体管T2为N沟道晶体管。

具有根据输出电压VOUT的正特性的电流流经晶体管T1。

电容器C1连接至晶体管T2的漏极和晶体管T3的漏极。

因此，在晶体管T2的导通期间，通过流经晶体管T1的电流使电容器C1放电，在晶体管T3的导通期间，将电压VS通过晶体管T3应用到电容器C1。

输出反相器INV1的输入端连接至电容器C1。输出反相器INV1使电容器C1的电压反相并将其输出为输出时钟信号CLK_O。

通过电容器C1的放电将输出反相器INV1的输出相位反相需要花费一段时间。

因此，在输入时钟信号CLK的上升沿时间和输出时钟信号CLK_O的上升沿时间之间存在输出延迟。

此外，在输入时钟信号CLK的上升沿时间和基准时钟信号CLK_R的上升沿时间之间存在基准延迟。

控制电压延迟装置100产生输出时钟信号CLK_O，输出时钟信号CLK_O具有与输入时钟信号CLK的上升沿同步的输出延迟。控制电压延迟装置100产生基准时钟信号CLK_R，基准时钟信号CLK_R具有与输入时钟信号CLK的上升沿同步的基准延迟。

在输入时钟信号CLK的下降沿处，基准时钟信号CLK_R和输出时钟信号CLK_O没有延迟。

在输入时钟信号CLK的下降沿处，晶体管T3和晶体管T3`导通，电压VS直接输入到输出反相器INV1和输出反相器INV1`，且基准时钟信号CLK_R和输出时钟信号CLK_O在输入时钟信号CLK的下降沿时间处下降。

如上所述，根据本发明的示例性实施方式，控制电压延迟装置100产生输出时钟信号CLK_O和基准时钟信号CLK_R，输出时钟信号CLK_O具有从输入时钟信号CLK的上升沿时间开始的、与输出电压VOUT对应的输出延迟，基准时钟信号CLK_R具有从输入时钟信号CLK的上升沿时间开始的、与基准电压VREF对应的基准延迟。

因此，控制电压延迟装置100可以将输出电压VOUT和基准电压VREF的电压差转换成输出时钟信号CLK_O的上升沿和基准时钟信号CLK_R的上升沿之间的相位差。

即，如果输出电压VOUT高于基准电压VREF，则流经第一驱动器110的晶体管T1的电流大于流经第二驱动器120的晶体管T1`的电流。

因此，第一驱动器110的电容器C1比第二驱动器120的电容器C1`更快速地放电，且输出时钟信号CLK_O在基准时钟信号CLK_R上升之前上升。

即，输出时钟信号CLK_O的上升沿先于基准时钟信号CLK_R的上升沿。

或者，如果输出电压VOUT低于基准电压VREF，则流经第一驱动器110的晶体管T1的电流小于流经第二驱动器120的晶体管T1`的电流。

因此，第一驱动器110的电容器C1比第二驱动器120的电容器C1`更慢地放电，且输出时钟信号CLK_O在基准时钟信号CLK_R上升之后上升。

即，输出时钟信号CLK_O的上升沿落后于基准时钟信号CLK_R的上升沿。

图3示出用图2A的第一驱动器和图2B的第二驱动器所实现的控制电压延迟装置的输入时钟信号、输出时钟信号、基准时钟信号、相位检测信号以及输出电压的波形图。

图3示出预定时段的波形图，该预定时段包括将输出电压增大且稳定到基准电压的时段。

首先，在时间点TP1处，当输入时钟信号CLK上升时，晶体管T2导通且与输出电压VOUT对应的灌电流使电容器C1放电。

在时间点TP1处，由于输出电压VOUT低于基准电压VREF，因此第二驱动器120的灌电流大于第一驱动器110的灌电流。

因此，第二驱动器120的电容器C1`比第一驱动器110的电容器C1更快速地放电，且基准时钟信号CLK_R的上升时间点TP2在输出时钟信号CLK_O的上升时间点TP3之前。

即，基准延迟DL1比输出延迟DL2短。

因为输出时钟信号CLK_O在基准时钟信号CLK_R的上升时间点TP2处为低电平，所以D触发器310的输出为低电平，且转换单元320产生-1作为相位检测信号PDS。

在时间点TP4处，当输入时钟信号CLK下降时，晶体管T3和晶体管T3`导通且输出时钟信号CLK_O和基准时钟信号CLK_R下降。

在输出电压VOUT小于基准电压VREF期间，输出时钟信号CLK_O的上升沿落后于基准时钟信号CLK_R的上升沿，因此相位检测信号PDS保持为-1。

在输入时钟信号CLK的上升时间点TP5处，输出电压VOUT高于基准电压VREF。

因此，第一驱动器110的灌电流大于第二驱动器120的灌电流，且输出时钟信号CLK_O的上升沿时间点TP6在基准时钟信号CLK_R的上升沿时间点TP7之前。

输出延迟DL3比基准延迟DL1短。

输出时钟信号CLK_O在基准时钟信号CLK_R的上升沿时间点TP7处为高电平，从而D触发器310的输出为高电平，且转换单元320产生1作为相位检测信号PDS。

如上所述，在输入时钟信号CLK的上升沿时间点处，根据输出电压VOUT和基准电压VREF的电压差，出现输出时钟信号CLK_O和基准时钟信号CLK_R的相位差。

在基准时钟信号CLK_R的上升沿时间点处根据输出时钟信号CLK_O的电平出现相位检测信号PDS。

当相位检测信号PDS为-1时，数字滤波器400减小数字脉冲宽度控制信号DPWS[n:0]，当相位检测信号PDS为1时，数字滤波器400增大数字脉冲宽度控制信号DPWS[n:0]。

根据本发明的示例性实施方式，DPWM 600利用数字脉冲宽度控制信号DPWS[n:0]从最大工作周期开始减小工作周期。

因此，数字脉冲宽度控制信号DPWS[n:0]减小得越多，工作周期就增大得越多。

在输出电压VOUT增大到基准电压VREF期间，由于相位检测信号PDS为-1，因此工作周期增大。

此外，在输出电压VOUT达到基准电压VREF之后，由于相位检测信号PDS交替地具有值1和-1，因此工作周期保持在恒定范围之内。

根据本发明的示例性实施方式，第一驱动器和第二驱动器不限于图2A和图2B中所示的电路。

例如，第一驱动器和第二驱动器可以包括可变电流源和可变的灌电流源，该可变电流源根据输出电压VOUT产生拉电流。

下文中，将参照图4A和图4B描述配置有包括可变电流源和可变的灌电流源的第一驱动器和第二驱动器的控制电压延迟装置。

图4A示出根据本发明的示例性实施方式的第一驱动器的示例性变型的电路图。

图4B示出根据本发明的示例性实施方式的第二驱动器的示例性变型的电路图。

如图4A和图4B所示，第一驱动器110_1和第二驱动器120_1包括根据正特性的可变的灌电流源和可变电流源。

包括第一驱动器110_1和第二驱动器120_1的控制电压延迟装置产生基准时钟信号CLK_R1和输出时钟信号CLK_O1，基准时钟信号CLK_R1和输出时钟信号CLK_O1具有与输入时钟信号CLK的每个上升沿和下降沿同步的延迟。

第一驱动器110_1包括6个晶体管T4-T9、电容器C2和输出反相器INV2。

第二驱动器120_1的输入不同于第一驱动器110_1，第二驱动器120_1的输入为基准电压VREF，而不是输出电压VOUT。

然而，除了输入外，第二驱动器120_1具有与第一驱动器110_1相同的配置和连接。

因此，不详细描述第二驱动器120_1。

晶体管T9为根据输出电压VOUT产生灌电流的可变的灌电流源。

晶体管T8、晶体管T7和晶体管T4形成根据输出电压VOUT产生拉电流的可变电流源。

晶体管T9和晶体管T8为N沟道晶体管，输出电压VOUT与晶体管T9的栅极和晶体管T8的栅极连接。

因此，流经晶体管T9和晶体管T8的电流具有根据输出电压VOUT的正特性。

晶体管T7和晶体管T4形成电流镜电路。

晶体管T7包括连接至电压VS的源极、连接至晶体管T4的栅极的栅极以及连接至晶体管T8的漏极的漏极。

此外，晶体管T7的漏极和源极彼此连接。

晶体管T4的源极连接至电压VS，流经晶体管T7的电流被电流镜电路所复制并流经晶体管T4。

由于流经晶体管T8的电流流经晶体管T7，因此具有根据输出电压VOUT的正特性的电流被复制并流经晶体管T4。

如上所述，配置可变电流源。

晶体管T5和晶体管T6配置反相器，且输入时钟信号CLK输入至晶体管T5的栅极和晶体管T6的栅极。晶体管T5的源极连接至晶体管T4的漏极，且晶体管T6的漏极连接至晶体管T9的漏极。

由于晶体管T5为P沟道晶体管，因此晶体管T5由低电平的输入时钟信号CLK导通，由于晶体管T6为N沟道晶体管，因此晶体管T6由高电平的输入时钟信号CLK导通。

电容器C2连接至一节点，该节点与晶体管T5的漏极和晶体管T6的漏极连接。

因此，在晶体管T5的导通期间，流经晶体管T4的电流使电容器C2充电，在晶体管T6的导通期间，流经晶体管T9的电流使电容器C2放电。

输出反相器INV2接收电容器C2的电压，使电容器C2的电压反相并将其输出为输出时钟信号CLK_O1。

通过电容器C2的充电或放电将输出反相器INV2的输出相位反相需要花费时间。

因此，在输入时钟信号CLK的上升沿或下降沿和输出时钟信号CLK_O1的上升沿或下降沿之间存在输出延迟。

同样地，在第二驱动器120_1中的输入时钟信号CLK和基准时钟信号CLK_R1之间存在基准延迟。

即，在输入时钟信号CLK的上升沿或下降沿和基准时钟信号CLK_R1的上升沿或下降沿之间存在基准延迟。

输入时钟信号CLK和输出时钟信号CLK_O1之间的输出延迟发生在上升沿时间点和下降沿时间点处，输入时钟信号CLK和基准时钟信号CLK_R1之间的基准延迟发生在上升沿时间点和下降沿时间点处。

控制电压延迟装置100根据输出电压VOUT和基准电压VREF的电压差产生输出延迟和基准延迟之间的差值。即，控制电压延迟装置100将输出电压VOUT和基准电压VREF的电压差转换为输出时钟信号CLK_O1和基准时钟信号CLK_R1的相位差。

即，如果输出电压VOUT高于基准电压VREF，则分别流经第一驱动器110_1的晶体管T9和晶体管T4的电流大于分别流经第二驱动器120_1的晶体管T9`和晶体管T4`的电流。

因此，输出延迟比基准延迟短，且输出时钟信号CLK_O1的相位在基准时钟信号CLK_R1的相位之前。

或者，如果输出电压VOUT低于基准电压VREF，则分别流经第一驱动器110_1的晶体管T9和晶体管T4的电流小于分别流经第二驱动器120_1的晶体管T9`和晶体管T4`的电流。

因此，输出延迟比基准延迟长，且输出时钟信号CLK_O1的相位落后于基准时钟信号CLK_R1的相位。

图5示出用图4A的第一驱动器和图4B的第二驱动器所实现的控制电压延迟装置的输入时钟信号、输出时钟信号、基准时钟信号、相位检测信号以及输出电压的波形图。

图5示出预定时段的波形图，该预定时段包括将输出电压增大且稳定到基准电压的时段。

首先，在时间TM1处，当输入时钟信号CLK上升时，晶体管T6导通且与输出电压VOUT对应的灌电流使电容器C2放电。

在时间TM1处，由于输出电压VOUT低于基准电压VREF，因此第二驱动器120_1的灌电流大于第一驱动器110_1的灌电流。

因此，第二驱动器120_1的电容器C2`比第一驱动器110_1的电容器C2更快速地放电，且基准时钟信号CLK_R1的上升时间TM2早于输出时钟信号CLK_O1的上升时间TM3。

即基准延迟DL1比输出延迟DL4短。

在时间TM4处，当输入时钟信号CLK下降时，晶体管T5导通且与输出电压VOUT对应的拉电流使电容器C2充电。

在时间TM4处，由于输出电压VOUT低于基准电压VREF，因此第二驱动器120_1的拉电流大于第一驱动器110_1的拉电流。

因此，第二驱动器120_1的电容器C2`比第一驱动器110_1的电容器C2更快速地充电，且基准时钟信号CLK_R1的下降时间TM5早于输出时钟信号CLK_O1的下降时间TM6。

即基准延迟DL5比输出延迟DL6短。

输入时钟信号CLK的上升沿和基准时钟信号CLK_R1的上升沿之间的基准延迟DL1是恒定的，且输入时钟信号CLK的下降沿和基准时钟信号CLK_R1的下降沿之间的基准延迟DL5是恒定的。

基准延迟DL1可以与基准延迟DL5相同。

在基准时钟信号CLK_R1的上升沿时间TM2处，输出时钟信号CLK_O1为低电平，从而D触发器310的输出为低电平，且转换单元320产生-1作为相位检测信号PDS。

在基准时钟信号CLK_R1的下一个上升沿时间TM7处，输出时钟信号CLK_O1为低电平，从而D触发器310的输出为低电平，且转换单元320产生-1作为相位检测信号PDS。

在输入时钟信号CLK的上升沿时间TM8处，输出电压VOUT高于基准电压VREF。

因此，第一驱动器110_1的灌电流大于第二驱动器120_1的灌电流，且输出时钟信号CLK_O1的上升沿时间TM9早于基准时钟信号CLK_R1的上升沿时间TM10。

输出延迟DL7比基准延迟DL1短。

在基准时钟信号CLK_R1的上升沿时间TM10处，输出时钟信号CLK_O1为高电平，从而D触发器310的输出为高电平，且转换单元320产生1作为相位检测信号PDS。

在输入时钟信号CLK的下降沿时间TM11处，输出电压VOUT高于基准电压VREF。

因此，第一驱动器110_1的拉电流大于第二驱动器120_1的拉电流，且输出时钟信号CLK_O1的下降沿时间TM12早于基准时钟信号CLK_R1的下降沿时间TM13。

输出延迟DL8比基准延迟DL5短。

如上所述，在输入时钟信号CLK的上升沿时间和下降沿时间处，根据输出电压VOUT和基准电压VREF的电压差，出现输出时钟信号CLK_O1和基准时钟信号CLK_R1的相位差。

当相位检测信号PDS为-1时，数字滤波器400减小数字脉冲宽度控制信号DPWS[n:0]，当相位检测信号PDS为1时，数字滤波器400增大数字脉冲宽度控制信号DPWS[n:0]。

根据本发明的示例性实施方式，DPWM 600利用数字脉冲宽度控制信号DPWS[n:0]从最大工作周期开始减小工作周期。

因此，数字脉冲宽度控制信号DPWS[n:0]减小得越多，工作周期就增大得越多。

在将输出电压VOUT增大以达到基准电压VREF期间，由于相位检测信号PDS为-1，因此工作周期增大。

此外，在输出电压VOUT达到基准电压VREF之后，由于相位检测信号PDS交替地具有值1和-1，因此工作周期保持在恒定范围之内。

图5示出根据输出时钟信号CLK_O1在基准时钟信号CLK_R1的上升沿时间处的电平确定相位检测信号PDS，但本发明不限于此。

即，输出时钟信号的采样时间可以是基准时钟信号的下降沿时间，而不是基准时钟信号的上升沿时间。

更详细地，根据输出时钟信号CLK_O1在基准时钟信号CLK_R1的下降沿时间处的电平确定相位检测信号PDS。于是，相位检测信号PDS可以具有与图5中所示的波形的相位相反的相位。

于是，DPWM 600可以设计成利用数字脉冲宽度控制信号DPWS[n:0]从最小工作周期开始增大工作周期。

下文中，将参照图6A和图6B描述配置有包括可变电流源的第一驱动器和第二驱动器的控制电压延迟装置。

包括可变电流源的控制电压延迟装置的采样时间为基准时钟信号的下降沿时间。

因此，图1中所示的D触发器310根据输入到输入端D的输入信号在输入到时钟端CK的输入信号的下降沿时间处的逻辑电平确定输出，并将该输出通过输出端Q输出。

图6A示出根据本发明的示例性实施方式的第一驱动器的另一示例性变型的电路图。

图6B示出根据本发明的示例性实施方式的第二驱动器的另一示例性变型的电路图。

如图6A和图6B所示，第一驱动器110_2包括根据输出电压VOUT产生拉电流的可变电流源，第二驱动器120_2包括根据基准电压VREF产生拉电流的可变的灌电流源。

第一驱动器110_2包括5个晶体管T11-T15、电容器C3和输出反相器INV3。

晶体管T11、晶体管T12和晶体管T13形成根据输出电压VOUT产生拉电流的可变电流源。

晶体管T11为N沟道晶体管，且输出电压VOUT连接至晶体管T11的栅极。

因此，流经晶体管T11的电流具有根据输出电压VOUT的正特性。

晶体管T12和晶体管T13形成电流镜电路。

晶体管T12包括连接至电压VS的源极、连接至晶体管T13的栅极的栅极以及连接至晶体管T11的漏极的漏极。

此外，晶体管T12的漏极和源极彼此连接。

晶体管T13的源极连接至电压VS，且流经晶体管T13的电流被复制并流经晶体管T14。

由于流经晶体管T11的电流流经晶体管T12，因此具有根据输出电压VOUT的正特性的电流被复制并流经晶体管T13。

如上所述，配置可变电流源。

输入时钟信号CLK输入至晶体管T14、晶体管T15的栅极，晶体管T14和晶体管T15配置成反相器。晶体管T14的源极连接至晶体管T13的漏极，且晶体管T14的漏极连接至晶体管T15的漏极。

由于晶体管T14为P沟道晶体管，因此晶体管T14由低电平的输入时钟信号CLK导通，由于晶体管T15为N沟道晶体管，因此晶体管T15由高电平的输入时钟信号CLK导通。

电容器C3连接至一节点，该节点与晶体管T14的漏极和晶体管T15的漏极连接。

因此，在晶体管T14导通期间，流经晶体管T13的电流使电容器C3充电，在晶体管T15导通期间，流经晶体管T15的电流使电容器C3接地。

输出反相器INV3接收电容器C3的电压，使电容器C3的电压反相并将其输出作为输出时钟信号CLK_O2。

通过电容器C3的充电，将输出反相器INV3的输出相位反相需要花费一段时间。

因此，在输入时钟信号CLK和输出时钟信号CLK_O2之间存在延迟。

同样地，在输入时钟信号CLK和基准时钟信号CLK_R2之间存在延迟。

在包括图6A和图6B中所示的第一驱动器110_2和第二驱动器120_2的控制电压延迟装置100中，输出延迟和基准延迟与输入时钟信号CLK的下降沿同步发生，且基准延迟和输出延迟不发生在输入时钟信号CLK的上升沿处。

晶体管T15和晶体管T15`在输入时钟信号CLK的上升沿处导通，输出反相器INV3和输出反相器INV3`接收接地电压，且基准时钟信号CLK_R2和输出时钟信号CLK_O2上升为高电平。

根据本发明的示例性实施方式，控制电压延迟装置100产生输出时钟信号CLK_O2和基准时钟信号CLK_R2，输出时钟信号CLK_O2具有从输入时钟信号CLK的下降沿时间开始的输出延迟，基准时钟信号CLK_R2具有从输入时钟信号CLK的下降沿时间开始的基准延迟。

因此，控制电压延迟装置100可以将输出电压VOUT和基准电压VREF的电压差转换成输出时钟信号CLK_O2和基准时钟信号CLK_R2的下降沿的相位差。

即，如果输出电压VOUT大于基准电压VREF，则流经第一驱动器110_2的晶体管T11的电流大于流经第二驱动器120_2的晶体管T11`的电流。

因此，输出延迟比基准延迟短。

即输出时钟信号CLK_O2的下降沿早于基准时钟信号CLK_R2的下降沿。

或者，如果输出电压VOUT小于基准电压VREF，则流经第一驱动器110_2的晶体管T11的电流小于流经第二驱动器120_2的晶体管T11`的电流。

因此，输出延迟比基准延迟长。

即输出时钟信号CLK_O2的下降沿落后于基准时钟信号CLK_R2的下降沿。

图7示出用图6A的第一驱动器和图6B的第二驱动器所实现的控制电压延迟装置的输入时钟信号、输出时钟信号、基准时钟信号、相位检测信号以及输出电压的波形图。

图7示出预定时段的波形图，该预定时段包括将输出电压增大且稳定到基准电压的时段。

首先，在时间TR1处，当输入时钟信号CLK上升时，晶体管T15和晶体管T15`导通，并且地电压输入至输出反相器INV3和输出反相器INV3`。

输出反相器INV3将地电压反相以输出高电平电压，因此输出时钟信号CLK_O2和基准时钟信号CLK_R2上升。

在时间TR2处，当输入时钟信号CLK下降时，晶体管T14导通且与输出电压VOUT对应的拉电流使电容器C3充电。

在时间TR2处，由于输出电压VOUT小于基准电压VREF，因此第二驱动器120_2的拉电流大于第一驱动器110_2的拉电流。

因此，第二驱动器1202的电容器C3`比第一驱动器110_2的电容器C3更快速地充电，且基准时钟信号CLK_R2的下降时间TR3早于输出时钟信号CLK_O2的下降时间TR4。

即基准延迟DL5比输出延迟DL9短。

输出时钟信号CLK_O2在基准时钟信号CLK_R2的下降沿时间点TR3处为高电平，因此D触发器310的输出为高电平，且转换单元320产生1作为相位检测信号PDS。

输出时钟信号CLK_O2在基准时钟信号CLK_R2的下降沿时间点TR5处为高电平，因此D触发器310的输出为高电平，且转换单元320产生1作为相位检测信号PDS。

在输入时钟信号CLK的下降沿时间TR6处，输出电压VOUT高于基准电压VREF。

因此，第一驱动器110_2的拉电流大于第二驱动器120_2的拉电流，且输出时钟信号CLK_O2的下降沿时间TR7早于基准时钟信号CLK_R2的下降沿时间TR8。

此时，输出延迟DL10比基准延迟DL5短。

输出时钟信号CLK_O2在基准时钟信号CLK_R2的下降沿时间TR8处为低电平，因此D触发器310的输出为低电平，且转换单元320产生-1作为相位检测信号PDS。

如上所述，在输入时钟信号CLK的下降沿处，根据输出电压VOUT和基准电压VREF的电压差，出现输出时钟信号CLK_O2和基准时钟信号CLK_R2的相位差。

当相位检测信号PDS为-1时，数字滤波器400减小数字脉冲宽度控制信号DPWS[n:0]，当相位检测信号PDS为1时，数字滤波器400增大数字脉冲宽度控制信号DPWS[n:0]。

连接至包括第一驱动器110_2和第二驱动器120_2的控制电压延迟装置100的DPWM 600利用数字脉冲宽度控制信号DPWS[n:0]从最小工作周期开始增大工作周期。

因此，数字脉冲宽度控制信号DPWS[n:0]增大得越多，工作周期就增大得越多。

在将输出电压VOUT增大到基准电压VREF期间，相位检测信号PDS为1且工作周期增大。

此外，在输出电压VOUT达到基准电压VREF之后，相位检测信号PDS交替地具有1和-1，于是工作周期保持在恒定范围之内。

如图7所示，根据输出时钟信号CLK_O2在基准时钟信号CLK_R2的下降沿时间处的电平确定相位检测信号PDS。

根据示例性实施方式的输出时钟信号的采样时间可以为如图3和图5所示的基准时钟信号的上升沿时间，或者可以为如图7所示的基准时钟信号的下降沿时间。

根据本发明的示例性实施方式，控制电压延迟装置100可以使用负特性的可变电流源来代替正特性的可变电流源。

下面将参照图8A、图8B和图9描述包括根据负特性的可变电流源的第一驱动器。

包括根据负特性的可变电流源的控制电压延迟装置100的采样时间为基准时钟信号的下降沿时间。

因此，图1中所示的D触发器310根据输入到输入端（D）的输入信号在输入到时钟端（CK）的输入信号的下降沿时间处的逻辑电平确定输出，并将该输出通过输出端Q输出。

图8A示出根据本发明的另一示例性实施方式的第一驱动器的电路图。

图8B示出根据本发明的另一示例性实施方式的第二驱动器的电路图。

如图8A所示，第一驱动器110_3包括根据输出电压VOUT产生拉电流的可变电流源。

如图8A所示，第一驱动器110_3包括3个晶体管T16-T18、电容器C4和输出反相器INV4。

对于和上述图2的电容器和输出反相器相同的部件，使用相同的附图标记。

晶体管T16为根据输出电压VOUT产生拉电流的可变电流源。

输出电压VOUT输入至晶体管T16的栅极。

晶体管T16的漏极连接至晶体管T17的源极，且晶体管T16的源极连接至电压VS。

输入时钟信号CLK输入至晶体管T17和晶体管T18的栅极。晶体管T17的漏极连接至晶体管T18的漏极，且晶体管T18的源极接地。晶体管T17和晶体管T18配置成反相器。

晶体管T16和晶体管T17为P沟道晶体管，且晶体管T18为N沟道晶体管。

因此，流经晶体管T16的电流具有根据输出电压VOUT的负特性。

电容器C4连接至晶体管T17的漏极和晶体管T18的漏极。

因此，在晶体管T17导通期间，流经晶体管T16的电流使电容器C4充电，在晶体管T18导通期间，地电压通过晶体管T18施加到电容器C4。

输出反相器INV4接收电容器C4的电压且使其反相，并将反相的电压输出作为输出时钟信号CLK_O3。

通过电容器C4的充电将输出反相器INV4的输出相位反相需要花费一段时间。

因此，在输入时钟信号CLK的下降沿时间和输出时钟信号CLK_O3的下降沿时间之间存在延迟。

同样地，在图8B中所示的第二驱动器120_3的输入时钟信号CLK的下降沿时间和基准时钟信号CLK_R3的下降沿时间之间存在延迟。

包括第一驱动器110_3和第二驱动器120_3的控制电压延迟装置100产生具有基准延迟的基准时钟信号CLK_R3和具有输出延迟的输出时钟信号CLK_O3，该基准延迟和该输出延迟与输入时钟信号CLK的下降沿同步。

在输入时钟信号CLK的上升沿处，在输出时钟信号CLK_O3的上升沿和输入时钟信号CLK的上升沿之间以及在基准时钟信号CLK_R3的上升沿和输入时钟信号CLK的上升沿之间不存在延迟。

在输入时钟信号CLK的上升沿处，晶体管T18和晶体管T18`导通，地电压直接输入至输出反相器INV4和输出反相器INV4`，且基准时钟信号CLK_R3和输出时钟信号CLK_O3在输入时钟信号CLK的上升沿时间处上升。

如上所述，根据本发明的示例性实施方式，控制电压延迟装置100产生输出时钟信号CLK_O3和基准时钟信号CLK_R3，输出时钟信号CLK_O3具有从输入时钟信号CLK的下降沿时间开始的且与输出电压VOUT对应的输出延迟，基准时钟信号CLK_R3具有从输入时钟信号CLK的下降沿时间开始的且与基准电压VREF对应的基准延迟。

因此，控制电压延迟装置100可以将输出电压VOUT和基准电压VREF的电压差转换成输出时钟信号CLK_O3的下降沿和基准时钟信号CLK_R3的下降沿的相位差。

即，如果输出电压VOUT大于基准电压VREF，则流经第一驱动器110_3的晶体管T16的电流小于流经第二驱动器120_3的晶体管T16`的电流。

因此，第一驱动器110_3的电容器C4比第二驱动器120_3的电容器C4`更慢地充电，且输出时钟信号CLK_O3落后于基准时钟信号CLK_R3。

即输出时钟信号CLK_O3的下降沿落后于基准时钟信号CLK_R3的下降沿。

或者，如果输出电压VOUT小于基准电压VREF，则流经第一驱动器110_3的晶体管T16的电流大于流经第二驱动器120_3的晶体管T16`的电流。

因此，第一驱动器110_3的电容器C4比第二驱动器120_3的电容器C4`更快速地充电，且输出时钟信号CLK_O3先于基准时钟信号CLK_R3下降。

即输出时钟信号CLK_O3的下降沿早于基准时钟信号CLK_R3的下降沿。

图9示出用图8A的第一驱动器和图8B的第二驱动器所实现的控制电压延迟装置的输入时钟信号、输出时钟信号、基准时钟信号、相位检测信号以及输出电压的波形图。

图9示出一时段的波形图，该时段包括将输出电压减小且稳定到基准电压的时段。

当输入时钟信号CLK在时间TS1处上升时，晶体管T18和晶体管T18`导通，且输出时钟信号CLK_O3和基准时钟信号CLK_R3上升。

当输入时钟信号CLK在时间TS2处下降时，与输出电压VOUT对应的拉电流使电容器C4充电。

在时间TS2处，由于输出电压VOUT小于基准电压VREF，因此第二驱动器120_3的拉电流大于第一驱动器110_3的拉电流。

因此，第二驱动器120_3的电容器C4`比第一驱动器110_3的电容器C4更快速地充电，且基准时钟信号CLK_R3的下降时间TS3早于输出时钟信号CLK_O3的下降时间TS4。

即基准延迟DL11比输出延迟DL12短。

由于输出时钟信号CLK_O3在基准时钟信号CLK_R3的下降沿时间点TS3处为高电平，因此D触发器310的输出为高电平。转换单元320产生1作为相位检测信号PDS。

在输出电压VOUT大于基准电压VREF期间，输出时钟信号CLK_O3的下降沿落后于基准时钟信号CLK_R3的下降沿，且相位检测信号PDS保持为1。

在输入时钟信号CLK的下降沿时间TS5处，输出电压VOUT低于基准电压VREF。

因此，第一驱动器110_3的拉电流大于第二驱动器120_3的拉电流，且输出时钟信号CLK_O3的下降沿时间TS6早于基准时钟信号CLK_R3的下降沿时间TS7。

输出延迟DL13比基准延迟DL11短。

由于输出时钟信号CLK_O3在基准时钟信号CLK_R3的下降沿时间TS7处为低电平，因此D触发器310的输出为低电平。转换单元320产生-1作为相位检测信号PDS。

如上所述，在输入时钟信号CLK的下降沿处，根据输出电压VOUT和基准电压VREF的电压差，出现输出时钟信号CLK_O3和基准时钟信号CLK_R3的相位差。

根据输出时钟信号CLK_O3在基准时钟信号CLK_R3的下降沿时间处的电平确定相位检测信号PDS。

当相位检测信号PDS为-1时，数字滤波器400减小数字脉冲宽度控制信号DPWS[n:0]，当相位检测信号PDS为1时，数字滤波器400增大数字脉冲宽度控制信号DPWS[n:0]。

根据配置有第一驱动器110_3和第二驱动器120_3的控制电压延迟装置100，DPWM 600利用数字脉冲宽度控制信号DPWS[n:0]从最大工作周期开始减小工作周期。

因此，数字脉冲宽度控制信号DPWS[n:0]增大得越多，工作周期就减小得越多。

即，在将输出电压VOUT减小到基准电压VREF期间，相位检测信号PDS为1，因此工作周期减小。

此外，在输出电压VOUT达到基准电压VREF之后，相位检测信号PDS交替地具有1和-1，因此工作周期保持在恒定范围之内。

下文中将参照图10A、图10B和图11描述配置有第一驱动器和第二驱动器的控制电压延迟装置，第一驱动器和第二驱动器包括根据负特性的可变电流源和根据负特性的可变的灌电流源。

图10A示出根据本发明的另一示例性实施方式的第一驱动器的示例性变型的电路图。

图10B示出根据本发明的另一示例性实施方式的第二驱动器的示例性变型的电路图。

包括第一驱动器110_4和第二驱动器120_4的控制电压延迟装置100产生基准时钟信号CLK_R4和输出时钟信号CLK_O4，基准时钟信号CLK_R4和输出时钟信号CLK_O4具有与输入时钟信号CLK的上升沿和下降沿同步的延迟。

第一驱动器110_4包括6个晶体管T21-T26、电容器C5和输出反相器INV5。

晶体管T21为根据输出电压VOUT产生拉电流的可变电流源。

晶体管T22、晶体管T23和晶体管T23形成根据输出电压VOUT产生灌电流的可变的灌电流源。

晶体管T21和晶体管T22为P沟道晶体管，且输出电压VOUT与晶体管T21的栅极和晶体管T22的栅极连接。

因此，流经晶体管T21和晶体管T22的电流具有根据输出电压VOUT的负特性。

晶体管T23和晶体管T24形成电流镜电路。

晶体管T23包括接地的源极、连接至晶体管T24的栅极的栅极以及连接至晶体管T22的漏极的漏极。

此外，晶体管T23的漏极和栅极彼此连接。

晶体管T24的源极接地，流经晶体管T23的电流被复制并流经晶体管T24。

流经晶体管T22的具有根据输出电压VOUT的负特性的电流流经晶体管T23，且流经晶体管T23的电流被复制并流经晶体管T24。因此，流经晶体管T24的灌电流具有根据输出电压VOUT的负特性。

如上所述，配置可变的灌电流源。

输入时钟信号CLK输入至晶体管T25的栅极和晶体管T26的栅极，晶体管T25和晶体管T26构成反相器。晶体管T25的源极连接至晶体管T21的漏极，且晶体管T26的源极连接至晶体管T24的漏极。

由于晶体管T25为P沟道晶体管，因此晶体管T25由低电平的输入时钟信号CLK导通，由于晶体管T26为N沟道晶体管，因此晶体管T26由高电平的输入时钟信号CLK导通。

电容器C5连接至晶体管T25的漏极和晶体管T26的漏极。

因此，在晶体管T25导通期间，流经晶体管T21的电流使电容器C5充电，在晶体管T26导通期间，流经晶体管T24的电流使电容器C5放电。

输出反相器INV5接收电容器C5的电压且使其反相，并将反相的电压输出作为输出时钟信号CLK_O4。

通过电容器C5的充电或放电将输出反相器INV5的输出相位反相需要花费一段时间。

因此，在输入时钟信号CLK和输出时钟信号CLK_O4之间存在延迟。

由于相同的原因，在输入时钟信号CLK和基准时钟信号CLK_R4之间存在延迟。

输入时钟信号CLK和输出时钟信号CLK_O4之间的输出延迟以及输入时钟信号CLK和基准时钟信号CLK_R4之间的基准延迟发生在上升沿时间点和下降沿时间点处。

控制电压延迟装置100根据输出电压VOUT和基准电压VREF的电压差而不同地产生输出延迟和基准延迟，并将输出电压VOUT和基准电压VREF的电压差转换为输出时钟信号CLK_O4和基准时钟信号CLK_R4的相位差。

即，如果输出电压VOUT小于基准电压VREF，则分别流经第一驱动器110_4的晶体管T21和晶体管T22的电流大于分别流经第二驱动器120_4的晶体管T21`和晶体管T22`的电流。

因此，输出延迟比基准延迟短，且输出时钟信号CLK_O4的相位早于基准时钟信号CLK_R4的相位。

或者，如果输出电压VOUT大于基准电压VREF，则分别流经第一驱动器110_4的晶体管T21和晶体管T22的电流小于分别流经第二驱动器120_4的晶体管T21`和晶体管T22`的电流。

因此，输出延迟比基准延迟长，且输出时钟信号CLK_O4的相位落后于基准时钟信号CLK_R4的相位。

图11示出用图10A的第一驱动器和图10B的第二驱动器所实现的控制电压延迟装置的输入时钟信号、输出时钟信号、基准时钟信号、相位检测信号以及输出电压的波形图。

图11示出一时段的波形图，该时段包括将输出电压VOUT增大且稳定到基准电压的时段。

输入时钟信号CLK在时间TE1处上升，且晶体管T26在时间TE1处导通。与输出电压VOUT对应的灌电流使电容器C5放电。

在时间TE1处，由于输出电压VOUT大于基准电压VREF，因此第二驱动器120_4的灌电流大于第一驱动器110_4的灌电流。

因此，第二驱动器120_4的电容器C5`比第一驱动器110_4的电容器C5更快速地放电，且基准时钟信号CLK_R4的上升时间TE2早于输出时钟信号CLK_O4的上升时间TE3。

即基准延迟DL15比输出延迟DL14短。

输入时钟信号CLK在时间TE4处下降，且晶体管T25在时间TE4处导通。与输出电压VOUT对应的拉电流使电容器C5充电。

在时间TE4处，由于输出电压VOUT大于基准电压VREF，因此第二驱动器120_4的拉电流大于第一驱动器110_4的拉电流。

因此，第二驱动器120_4的电容器C5`比第一驱动器110_4的电容器C5更快速地充电，且基准时钟信号CLK_R4的下降时间TE5早于输出时钟信号CLK_O4的下降时间TE6。

即基准延迟DL16比输出延迟DL17短。

输入时钟信号CLK的上升沿和基准时钟信号CLK_R4的上升沿之间的基准延迟DL15是恒定的，且输入时钟信号CLK的下降沿和基准时钟信号CLK_R4的下降沿之间的基准延迟DL16是恒定的。

基准延迟DL15可以与基准延迟DL16相同。

在基准时钟信号CLK_R4的上升沿时间TE2处，输出时钟信号CLK_O4为低电平，D触发器310的输出为低电平，且转换单元320产生-1作为相位检测信号PDS。

在基准时钟信号CLK_R4的上升沿时间TE7处，输出时钟信号CLK_O4为低电平，D触发器310的输出为低电平，且转换单元320产生-1作为相位检测信号PDS。

在输入时钟信号CLK的上升沿时间TE8处，输出电压VOUT低于基准电压VREF。

因此，第一驱动器110_4的灌电流大于第二驱动器120_4的灌电流，且输出时钟信号CLK_O4的上升沿时间TE9早于基准时钟信号CLK_R4的上升沿时间TE10。

此时，输出延迟DL17比基准延迟DL11短。

在基准时钟信号CLK_R4的上升沿时间TE10处，输出时钟信号CLK_O4为高电平，D触发器310的输出为高电平，且转换单元320产生1作为相位检测信号PDS。

在输入时钟信号CLK的下降沿时间TE11处，输出电压VOUT低于基准电压VREF。

因此，第一驱动器110_4的拉电流大于第二驱动器120_4的拉电流，且输出时钟信号CLK_O4的下降沿时间TE12早于基准时钟信号CLK_R4的下降沿时间TE13。

此时，输出延迟DL18比基准延迟DL15短。

如上所述，根据在输入时钟信号CLK的上升沿时间和下降沿时间处的输出电压VOUT和基准电压VREF的电压差，出现输出时钟信号CLK_O4和基准时钟信号CLK_R4的相位差。

当相位检测信号PDS为-1时，数字滤波器400减小数字脉冲宽度控制信号DPWS[n:0]，当相位检测信号PDS为1时，数字滤波器400增大数字脉冲宽度控制信号DPWS[n:0]。

连接至包括第一驱动器110_4和第二驱动器120_4的控制电压延迟装置100的DPWM 600利用数字脉冲宽度控制信号DPWS[n:0]从最小工作周期开始增大工作周期。

因此，数字脉冲宽度控制信号DPWS[n:0]减小得越多，工作周期就减小得越多。

在将输出电压VOUT减小到基准电压VREF期间，由于相位检测信号PDS为-1，因此工作周期减小。

此外，在输出电压VOUT达到基准电压VREF之后，由于相位检测信号PDS交替地具有1和-1，因此工作周期保持在恒定范围之内。

图11示出波形图，利用该波形图，根据输出时钟信号CLK_O4在基准时钟信号CLK_R4的上升沿时间处的电平确定相位检测信号PDS，但本发明不限于此。

即，按照图9中所示的波形图，输出时钟信号的采样时间可以改变基准时钟信号的下降沿时间，而不可以改变基准时钟信号的上升沿时间。

更详细地，根据输出时钟信号CLK_O4在基准时钟信号CLK_R4的下降沿时间处的电平确定相位检测信号PDS，相位检测信号PDS可以具有与图11中所示的波形的相位相反的相位。

于是，DPWM 600可以设计成利用数字脉冲宽度控制信号DPWS[n:0]从最大工作周期开始减小工作周期。

下文中，将参照图12A、图12B和图13描述配置有包括可变的灌电流源的第一驱动器和第二驱动器的控制电压延迟装置，该可变的灌电流源具有负特性。

图12A示出根据本发明的另一示例性实施方式的第一驱动器的另一示例性变型的电路图。

图12B示出根据本发明的另一示例性实施方式的第二驱动器的另一示例性变型的电路图。

如图12A所示，第一驱动器110_5包括根据输出电压VOUT产生灌电流的可变的灌电流源。

第一驱动器110_5包括5个晶体管T27-T31、电容器C6和输出反相器INV6。

晶体管T27、晶体管T28和晶体管T29形成根据输出电压VOUT产生灌电流的可变的灌电流源。

晶体管T27为P沟道晶体管，且输出电压VOUT连接至晶体管T27的栅极。

因此，流经晶体管T27的电流具有根据输出电压VOUT的负特性。

晶体管T28和晶体管T29形成电流镜电路。

晶体管T28包括接地的源极、连接至晶体管T29的栅极的栅极以及连接至晶体管T27的漏极的漏极。

此外，晶体管T28的漏极和栅极彼此连接。

晶体管T29的源极接地，且流经晶体管T28的电流被复制并流经晶体管T29。

流经晶体管T27的具有根据输出电压VOUT的负特性的电流流经晶体管T28，且流经晶体管T28的电流被复制并流经晶体管T29。因此，流经晶体管T29的灌电流具有根据输出电压VOUT的负特性。

如上所述，配置可变的灌电流源。

输入时钟信号CLK输入至晶体管T30的栅极和晶体管T31的栅极，晶体管T30和晶体管T31配置反相器。晶体管T31的源极连接至晶体管T29的漏极，且晶体管T30的源极连接至电压VS。

由于晶体管T30为P沟道晶体管，因此晶体管T30由低电平的输入时钟信号CLK导通，由于晶体管T31为N沟道晶体管，因此晶体管T31由高电平的输入时钟信号CLK导通。

电容器C6连接至晶体管T30的漏极和晶体管T31的漏极。

因此，在晶体管T31导通期间，流经晶体管T29的电流使电容器C6放电，在晶体管T30的导通期间，电容器C6连接至电压VS。

输出反相器INV6接收电容器C6的电压且使该电压反相，并将反相的电压输出作为输出时钟信号CLK_O5。

通过电容器C6的放电将输出反相器INV6的输出相位反相需要花费一段时间。

因此，在输入时钟信号CLK和输出时钟信号CLK_O5之间存在延迟。

在输入时钟信号CLK的下降沿处，晶体管T30和晶体管T30`导通，输出反相器INV6和输出反相器INV6`接收电压VS，且基准时钟信号CLK_R5和输出时钟信号CLK_O5下降。

如上所述，控制电压延迟装置100产生输出时钟信号CLK_O5和基准时钟信号CLK_R5，输出时钟信号CLK_O5具有在输入时钟信号CLK的上升沿时间处的输出延迟，基准时钟信号CLK_R5具有在输入时钟信号CLK的上升沿时间处的基准延迟。

因此，控制电压延迟装置100可以将输出电压VOUT和基准电压VREF的电压差转换成输出时钟信号CLK_O5和基准时钟信号CLK_R5的上升沿的相位差。

即，如果输出电压VOUT小于基准电压VREF，则流经第一驱动器110_5的晶体管T27的电流大于流经第二驱动器120_5的晶体管T27`的电流。

因此，输出延迟比基准延迟短，且输出时钟信号CLK_O5的上升沿早于基准时钟信号CLK_R5的下降沿。

或者，如果输出电压VOUT大于基准电压VREF，则流经第一驱动器110_5的晶体管T27的电流小于流经第二驱动器120_5的晶体管T27`的电流。

因此，输出延迟比基准延迟长，且输出时钟信号CLK_O5的上升沿落后于基准时钟信号CLK_R5的上升沿。

图13示出用图12A的第一驱动器和图12B的第二驱动器所实现的控制电压延迟装置的输入时钟信号、输出时钟信号、基准时钟信号、相位检测信号以及输出电压的波形图。

图13示出一时段的波形图，该时段包括将输出电压减小且稳定到基准电压的时段。

输入时钟信号CLK在时间点TB1处上升且晶体管T31导通。与输出电压VOUT对应的灌电流使电容器C6放电。

由于在时间点TB1处，输出电压VOUT大于基准电压VREF，因此第二驱动器120_5的灌电流大于第一驱动器110_5的灌电流。

因此，第二驱动器120_5的电容器C6`比第一驱动器110_5的电容器C6更快速地放电，且基准时钟信号CLK_R5的上升时间点TB2早于输出时钟信号CLK_O5的上升时间点TB3。

即基准延迟DL20比输出延迟DL21短。

在基准时钟信号CLK_R5的上升沿时间点TB2处，输出时钟信号CLK_O5为低电平。因此，D触发器310的输出为低电平且转换单元320产生-1作为相位检测信号PDS。

输入时钟信号CLK在时间点TB4处下降且晶体管T30和晶体管T30`导通，并且输出时钟信号CLK_O5和基准时钟信号CLK_R5下降。

在输出电压VOUT大于基准电压VREF期间，输出时钟信号CLK_O5的上升沿落后于基准时钟信号CLK_R5的上升沿，且相位检测信号PDS保持为-1。

在输入时钟信号CLK的上升时间点TB5处，输出电压VOUT低于基准电压VREF。

因此，第一驱动器110_5的灌电流大于第二驱动器120_5的灌电流，且输出时钟信号CLK_O5的上升沿时间点TB6早于基准时钟信号CLK_R5的上升沿时间点TB7。

输出延迟DL22比基准延迟DL20短。

在基准时钟信号CLK_R5的上升沿时间点TB7处，输出时钟信号CLK_O5为高电平且D触发器310的输出为高电平，因此转换单元320产生1作为相位检测信号PDS。

如上所述，在输入时钟信号CLK的上升沿时间点处，根据输出电压VOUT和基准电压VREF的电压差，出现输出时钟信号CLK_O5和基准时钟信号CLK_R5的相位差。

在基准时钟信号CLK_R5的上升沿时间点处，根据输出时钟信号CLK_O5的电平，出现相位检测信号PDS。

当相位检测信号PDS为-1时，数字滤波器400减小数字脉冲宽度控制信号DPWS[n:0]，当相位检测信号PDS为1时，数字滤波器400增大数字脉冲宽度控制信号DPWS[n:0]。

连接至包括图12中所示的第一驱动器和第二驱动器的控制电压延迟装置100的DPWM 600利用数字脉冲宽度控制信号DPWS[n:0]从最小工作周期开始增大工作周期。

因此，数字脉冲宽度控制信号DPWS[n:0]减小得越多，工作周期就减小得越多。

在将输出电压VOUT减小到基准电压VREF期间，由于相位检测信号PDS为-1，因此工作周期减小。

此外，在输出电压VOUT达到基准电压VREF之后，由于相位检测信号PDS交替地具有1和-1，因此工作周期保持在恒定范围之内。

到目前为止，已经描述了第一驱动器和第二驱动器的各种示例性变型。

然而，本发明不限于此。

控制电压延迟装置可以包括第一驱动器和第二驱动器，该第一驱动器和第二驱动器包括根据输出电压和基准电压变化的电容器，来代替根据输出电压和基准电压的可变的灌电流源和可变电流源。

图14A示出根据本发明的又一示例性实施方式的第一驱动器的示例的电路图。

如图14A所示，第一驱动器110`包括电容量根据输出电压VOUT变化的电容器C7。

第一驱动器110`包括晶体管T32、晶体管T33和输出反相器INV7。

电容器C7的第一端连接至输出反相器INV7的输入端、晶体管T32的漏极和晶体管T33的漏极。

根据输出电压VOUT确定电容器C7的电容量。

当输入时钟信号CLK为低电平时，晶体管T32导通，电压VS和电容器C7连接。

此时，根据电容器C7的电容量确定电压VS对电容器C7的充电速度。

因此，根据输出电压VOUT确定充电速度，且在输入时钟信号CLK的下降沿时间和输出时钟信号（CLK_O`）的下降沿时间之间存在延迟。

当输入时钟信号CLK为高电平时，晶体管T33导通且电容器C7接地。

此时，根据电容器C7的电容量确定电容器C7对地的放电速度。

因此，根据输出电压VOUT确定放电速度，且在输入时钟信号CLK的上升沿时间和输出时钟信号CLK_O`的上升沿时间之间存在延迟。

图14B示出根据本发明的又一示例性实施方式的第二驱动器的电路图。

如图14B所示，第二驱动器120`包括电容量根据基准电压VREF变化的电容器C7`。

然而，在另一示例性实施方式中，基准电压VREF保持为恒定电压，且恒定地保持电容器（C7`）的电容量。

当输入时钟信号CLK为低电平时，晶体管T32`导通，电压VS使电容器C7`以预定充电速度充电。

于是，根据由基准电压VREF所确定的电容量，在输入时钟信号CLK的下降沿时间和基准时钟信号CLK_R`的下降沿时间之间存在预定延迟。

当输入时钟信号CLK为高电平时，晶体管T33`导通，电容器C7`以预定放电速度对地放电。

于是，根据由基准电压VREF所确定的电容量，在输入时钟信号CLK的上升沿时间和基准时钟信号CLK_R`的上升沿时间之间存在预定延迟。

如上所述，通过使用具有根据输出电压VOUT所确定的电容量的电容器C2来产生具有相对于输入时钟信号CLK的输出延迟的输出时钟信号CLK_O`，通过使用具有根据基准电压VREF所确定的电容量的电容器C2`来产生具有根据输入时钟信号CLK的基准延迟的基准时钟信号CLK_R`。

已经描述了多个示例性实施方式，这些实施方式根据输出电压产生具有输出延迟的输出时钟信号且根据基准电压产生具有基准延迟的基准时钟信号，并且使用两个时钟信号之间的相位差来规范输出电压。

尽管已结合目前所认为的可行的示例性实施方式描述了本发明，但应当理解，本发明不限于所公开的实施方式，相反其意图覆盖包括在所附的权利要求的精神和范围之内的各种修改和等效装置。

<符号说明>

控制电压延迟装置100，数字电源转换器200，电源开关S

二极管D，电感器L，电容器C、C1-C7、C1`-C7`

数字电源转换器200，鉴相器300，数字滤波器400

时钟发生器500，数字脉冲宽度调制器600，D触发器310

转换单元320，微分器410，积分器420，比例增益单元430

微分增益单元440，积分增益单元450，加法器460

第一驱动器110、110_1、110_2、110_3、110_4、110_5、110`

第二驱动器120、120_1、120_2、120_3、120_4、120_5、120`

晶体管T1-T9、T1`-T9`、T11-T18、T11`-T18`、T21-33、T21`-T33`

输出反相器INV1-INV7、INV1`-INV7`

Claims (34)

1.一种控制电压延迟装置，所述控制电压延迟装置产生输出时钟信号和基准时钟信号以控制数字电源转换器的输出电压，所述控制电压延迟装置包括：

第一驱动器，所述第一驱动器根据所述输出电压产生所述输出时钟信号，所述输出时钟信号具有相对于输入时钟信号的输出延迟；和

第二驱动器，所述第二驱动器根据基准电压产生所述基准时钟信号，所述基准时钟信号具有相对于所述输入时钟信号的基准延迟，所述基准电压为所述输出电压的目标值。

2.如权利要求1所述的控制电压延迟装置，其中，

所述第一驱动器包括：

第一晶体管，所述第一晶体管包括接收所述输出电压的栅极和连接至第一电压的第一端；

反相器，所述反相器连接在所述第一晶体管的第二端和第二电压之间且接收所述输入时钟信号；

电容器，所述电容器连接至所述反相器的输出端；以及

输出反相器，所述输出反相器连接至所述电容器和所述反相器的所述输出端，

其中，所述输出反相器的输出为所述输出时钟信号。

3.如权利要求2所述的控制电压延迟装置，其中，

所述反相器包括：

第二晶体管，所述第二晶体管包括所述输入时钟信号所输入的栅极和连接至所述第一晶体管的第二端的第一端；和

第三晶体管，所述第三晶体管包括连接至所述第二晶体管的第二端的第一端、接收所述输入时钟信号的栅极以及连接至所述第二电压的第二端，且

所述反相器的输出端连接至所述第二晶体管和所述第三晶体管。

4.如权利要求2所述的控制电压延迟装置，其中，

所述第二驱动器包括：

第四晶体管，所述第四晶体管包括所述基准电压所输入的栅极和连接至所述第一电压的第一端；

第一反相器，所述第一反相器连接在所述第四晶体管的第二端和所述第二电压之间且接收所述输入时钟信号；

第一电容器，所述第一电容器连接至所述第一反相器的输出端；以及

第一输出反相器，所述第一输出反相器连接至所述第一电容器和所述第一反相器的输出端，

其中，所述第一输出反相器的输出为所述基准时钟信号。

5.如权利要求4所述的控制电压延迟装置，其中，

所述第一晶体管和所述第四晶体管为N沟道晶体管，且所述第二电压高于所述第一电压。

6.如权利要求5所述的控制电压延迟装置，其中，

当流经所述第一驱动器的所述第一晶体管的灌电流使所述第一驱动器的所述电容器放电时，根据所述输出电压产生所述输出延迟，且

当流经所述第二驱动器的所述第四晶体管的灌电流使所述第二驱动器的所述第一电容器放电时，根据所述基准电压产生所述基准延迟。

7.如权利要求4所述的控制电压延迟装置，其中，

所述第一晶体管和所述第四晶体管为P沟道晶体管，且所述第二电压低于所述第一电压。

8.如权利要求7所述的控制电压延迟装置，其中，

当流经所述第一驱动器的所述第一晶体管的拉电流使所述第一驱动器的所述电容器充电时，根据所述输出电压产生所述输出延迟，且

当流经所述第二驱动器的所述第四晶体管的拉电流使所述第二驱动器的所述第一电容器充电时，根据所述基准电压产生所述基准延迟。

9.如权利要求1所述的控制电压延迟装置，其中，

所述第一驱动器包括：

第五晶体管，所述第五晶体管包括所述输出电压所输入的栅极和连接至第一电压的第一端；

电流镜电路，所述电流镜电路连接所述第五晶体管的第二端和第二电压且映射流经所述第五晶体管的电流；

反相器，所述反相器根据所述输入时钟信号输出所述电流镜电路的输出；

电容器，所述电容器连接至所述反相器的输出端；以及

输出反相器，所述输出反相器连接至所述电容器和所述反相器的所述输出端，

其中，所述输出反相器的输出端为所述输出时钟信号。

10.如权利要求9所述的控制电压延迟装置，其中，

所述电流镜电路包括：

第六晶体管，所述第六晶体管包括连接至所述第五晶体管的第二端的第一端、连接至所述第二电压的第二端以及连接至所述第六晶体管的第一端的栅极；和

第七晶体管，所述第七晶体管包括连接至所述第六晶体管的栅极的栅极、连接至所述第二电压的第一端以及连接至所述反相器的第二端。

11.如权利要求9所述的控制电压延迟装置，其中，

所述反相器包括：

第八晶体管，所述第八晶体管包括连接至所述电流镜电路的输出的第一端和所述输入时钟信号所输入的栅极；和

第九晶体管，所述第九晶体管包括连接至所述第八晶体管的第二端的第一端、连接至所述第一电压的第二端以及所述输入时钟信号所输入的栅极，且

所述反相器的输出端连接至所述第八晶体管和所述第九晶体管。

12.如权利要求9所述的控制电压延迟装置，其中，

所述第二驱动器包括：

第十晶体管，所述第十晶体管包括所述基准电压所输入的栅极和连接至所述第一电压的第一端；

第一电流镜电路，所述第一电流镜电路连接所述第十晶体管的第二端和所述第二电压且映射流经所述第十晶体管的电流；

第一反相器，所述第一反相器根据所述输入时钟信号输出所述第一电流镜电路的输出；

第一电容器，所述第一电容器连接至所述第一反相器的输出端；以及

第一输出反相器，所述第一输出反相器连接至所述第一电容器和所述第一反相器的输出端，

其中，所述第一输出反相器的输出为所述基准时钟信号。

13.如权利要求12所述的控制电压延迟装置，其中，

所述第五晶体管和所述第十晶体管为N沟道晶体管，且所述第二电压高于所述第一电压。

14.如权利要求13所述的控制电压延迟装置，其中，

当通过复制流经所述第一驱动器的所述第五晶体管的电流所产生的拉电流使所述第一驱动器的所述电容器充电时，根据所述输出电压产生所述输出延迟，且

当通过复制流经所述第二驱动器的所述第十晶体管的电流所产生的拉电流使所述第二驱动器的所述第一电容器充电时，根据所述基准电压产生所述基准延迟。

15.如权利要求12所述的控制电压延迟装置，其中，

所述第五晶体管和所述第十晶体管为P沟道晶体管，且所述第二电压低于所述第一电压。

16.如权利要求15所述的控制电压延迟装置，其中，

当通过复制流经所述第一驱动器的所述第五晶体管的电流所产生的灌电流使所述第一驱动器的所述电容器放电时，根据所述输出电压产生所述输出延迟，且

当通过复制流经所述第二驱动器的所述第十晶体管的电流所产生的灌电流使所述第二驱动器的所述第一电容器放电时，根据所述基准电压产生所述基准延迟。

17.如权利要求1所述的控制电压延迟装置，其中，

所述第一驱动器包括：

第二电容器，所述第二电容器具有根据所述输出电压而变化的电容量；

第二反相器，所述第二反相器包括连接至所述第二电容器的输出端和所述输入时钟信号所输入的输入端；以及

第二输出反相器，所述第二输出反相器连接所述第二反相器的输出端和所述第二电容器，

其中，所述第二输出反相器的输出为所述输出时钟信号。

18.如权利要求17所述的控制电压延迟装置，其中，

所述第二驱动器包括：

第三电容器，所述第三电容器具有根据所述基准电压而变化的电容量；

第三反相器，所述第三反相器包括连接至所述第三电容器的输出端和所述输入时钟信号所输入的输入端；以及

第三输出反相器，所述第三输出反相器连接所述第三反相器的输出端和所述第三电容器，

其中，所述第三输出反相器的输出为所述基准时钟信号。

19.如权利要求1所述的控制电压延迟装置，其中，

所述输入时钟信号为用于控制所述数字电源转换器的操作的信号。

20.一种数字电源转换器，所述数字电源转换器将输入电压转换成输出电压，所述数字电源转换器包括：

电源开关，所述电源开关控制转换操作；

控制电压延迟装置，所述控制电压延迟装置根据输出电压产生输出时钟信号且根据基准电压产生基准时钟信号，所述输出时钟信号具有相对于输入时钟信号的输出延迟，所述基准时钟信号具有相对于所述输入时钟信号的基准延迟，所述输入时钟信号控制所述数字电源转换器的操作；

鉴相器，所述鉴相器根据所述输出时钟信号和所述基准时钟信号之间的相位差产生相位检测信号；以及

数字滤波器，所述数字滤波器根据所述相位检测信号产生用于控制所述电源开关的工作周期的数字脉冲宽度控制信号。

21.如权利要求20所述的数字电源转换器，其中，

所述鉴相器包括：

D触发器，所述D触发器在所述基准时钟信号的边沿时间处采样所述输出时钟信号，且

根据采样结果确定所述相位检测信号。

22.如权利要求21所述的数字电源转换器，其中，

所述数字滤波器将差分的相位检测信号乘以差分增益以产生第一值，将积分的相位检测信号乘以积分增益以产生第二值，将所述相位检测信号乘以比例增益以产生第三值，并将所述第一值、所述第二值和所述第三值累加以产生所述数字脉冲宽度控制信号，且

所述差分增益、所述积分增益和所述比例增益根据所述数字脉冲宽度控制信号的范围而设定。

23.如权利要求20所述的数字电源转换器，还包括：

数字脉冲宽度调制器DPWM，所述DPWM用于根据所述输入时钟信号控制所述电源开关的闭合且根据所述数字脉冲宽度控制信号控制所述电源开关的断开。

24.如权利要求20所述的数字电源转换器，其中，

所述控制电压延迟装置包括：

产生所述输出时钟信号的第一驱动器和产生所述基准时钟信号的第二驱动器，

其中，所述第一驱动器包括：

第一晶体管，所述第一晶体管包括所述输出电压所输入的栅极和连接至第一电压的第一端；

反相器，所述反相器连接在所述第一晶体管的第二端和第二电压之间且接收所述输入时钟信号；

电容器，所述电容器连接至所述反相器的输出端；以及

输出反相器，所述输出反相器连接至所述电容器和所述反相器的所述输出端，且

其中，所述第二驱动器包括：

第二晶体管，所述第二晶体管包括所述基准电压所输入的栅极和连接至所述第一电压的第一端；

第一反相器，所述第一反相器连接所述第二晶体管的第二端和所述第二电压且接收所述输入时钟信号；

第一电容器，所述第一电容器连接至所述第一反相器的输出端；以及

第一输出反相器，所述第一输出反相器连接至所述第一电容器和所述第一反相器的输出端，

其中，所述输出反相器的输出为所述输出时钟信号且所述第一输出反相器的输出为所述基准时钟信号。

25.如权利要求24所述的数字电源转换器，其中，

所述第一晶体管和所述第二晶体管为N沟道晶体管，且所述第二电压高于所述第一电压。

26.如权利要求25所述的数字电源转换器，其中，

当流经所述第一晶体管的灌电流使所述电容器放电时，根据所述输出电压产生所述输出延迟，且

当流经所述第二晶体管的灌电流使所述第一电容器放电时，根据所述基准电压产生所述基准延迟。

27.如权利要求24所述的数字电源转换器，其中，

所述第一晶体管和所述第二晶体管为P沟道晶体管，且所述第二电压低于所述第一电压。

28.如权利要求27所述的数字电源转换器，其中，

当流经所述第一晶体管的拉电流使所述电容器充电时，根据所述输出电压产生所述输出延迟，且

当流经所述第二晶体管的拉电流使所述第一电容器充电时，根据所述基准电压产生所述基准延迟。

29.如权利要求20所述的数字电源转换器，其中，

所述控制电压延迟装置包括：

产生所述输出时钟信号的第一驱动器和产生所述基准时钟信号的第二驱动器，

其中，所述第一驱动器包括：

第三晶体管，所述第三晶体管包括所述输出电压所输入的栅极和连接至第一电压的第一端；

电流镜电路，所述电流镜电路连接所述第三晶体管的第二端和第二电压且映射流经所述第三晶体管的电流；

反相器，所述反相器根据所述输入时钟信号输出所述电流镜电路的输出；

电容器，所述电容器连接至所述反相器的输出端；以及

输出反相器，所述输出反相器连接至所述电容器和所述反相器的所述输出端，且

其中，所述第二驱动器包括：

第四晶体管，所述第四晶体管包括接收所述基准电压的栅极和连接至所述第一电压的第一端；

第一电流镜电路，所述第一电流镜电路连接所述第四晶体管的第二端和所述第二电压且映射流经所述第四晶体管的电流；

第一反相器，所述第一反相器根据所述输入时钟信号输出所述第一电流镜电路的输出；

第一电容器，所述第一电容器连接至所述第一反相器的输出端；以及

第一输出反相器，所述第一输出反相器连接至所述第一电容器和所述第一反相器的输出端，且

其中，所述输出反相器的输出为所述输出时钟信号且所述第一输出反相器的输出为所述基准时钟信号。

30.如权利要求29所述的数字电源转换器，其中，

所述第三晶体管和所述第四晶体管为N沟道晶体管，且所述第二电压高于所述第一电压。

31.如权利要求30所述的数字电源转换器，其中，

当流经所述第三晶体管的拉电流使所述电容器充电时，根据所述输出电压产生所述输出延迟，且

当流经所述第四晶体管的拉电流使所述第一电容器充电时，根据所述基准电压产生所述基准延迟。

32.如权利要求29所述的数字电源转换器，其中，

所述第三晶体管和所述第四晶体管为P沟道晶体管，且所述第二电压低于所述第一电压。

33.如权利要求32所述的数字电源转换器，其中，

当流经所述第三晶体管的灌电流使所述电容器放电时，根据所述输出电压产生所述输出延迟，且

当流经所述第四晶体管的灌电流使所述第一电容器放电时，根据所述基准电压产生所述基准延迟。

34.一种数字电源转换器的驱动方法，所述数字电源转换器将输入电压转换成输出电压，所述驱动方法包括：

根据所述输出电压产生输出时钟信号，所述输出时钟信号具有相对于输入时钟信号的输出延迟，所述输入时钟信号控制所述数字电源转换器的操作；

根据基准电压产生基准时钟信号，所述基准时钟信号具有相对于所述输入时钟信号的基准延迟；

根据所述输出时钟信号和所述基准时钟信号之间的相位差产生相位检测信号；以及

根据所述相位检测信号控制电源开关的工作周期。

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