CN103076831A

CN103076831A - 具有辅助电路的低压差稳压器电路

Info

Publication number: CN103076831A
Application number: CN2012105567175A
Authority: CN
Inventors: 徐光磊
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-12-20
Filing date: 2012-12-20
Publication date: 2013-05-01
Anticipated expiration: 2032-12-20
Also published as: CN103076831B

Abstract

一种具有辅助电路的低压差稳压器电路，包括：低压差稳压器，所述低压差稳压器的输出端输出电压信号；源极跟随器PMOS晶体管，所述源极跟随器PMOS晶体管的源极连接所述低压差稳压器的输出端，用于在所述电压信号过冲时，减小电压过冲量；偏置电路，所述偏置电路的输出端连接所述源极跟随器PMOS晶体管的栅极，用于为所述源极跟随器PMOS晶体管提供偏置电压，所述偏置电压与所述源极跟随器PMOS晶体管的阈值电压接近。本发明的具有辅助电路的低压差稳压器电路在负载电流减小时，电压过冲量小。

Description

具有辅助电路的低压差稳压器电路

技术领域

本发明涉及集成电路领域，尤其涉及一种具有辅助电路的低压差稳压器电路。

背景技术

在电子设备中，电源电压通常都可能在较大的范围内变化，例如便携式设备中的锂离子电池充足电时能够提供4.2伏特的电压，放电完后仅能提供2.3伏特的电压，变化范围很大。而电子设备的工作电路通常需要稳定的电源电压，因此目前通常在电源的输入端加入低压差稳压器（LDO：Low DropoutRegulator），由于低压差稳压器具有设定的稳压电压，其首先将实际电源电压转换为所述设定的稳压电压，再将转换后的稳压电压提供给工作电路，这样就保证了电子设备的电源电压变化时，通过低压差稳压器提供给工作电路的电压始终稳定。

图1示出了现有技术的一种低压差稳压器的结构图，包括：基准电压单元101、分压电阻R1和R2、误差放大器102、驱动管103、去耦电容C1，所述基准电压单元101用于产生基准电压V_ref；所述误差放大器102的正相输入端输入基准电压V_ref，所述误差放大器102的反相输入端输入所述分压电阻R1和R2对所述输出电压V_out的分压，所述误差放大器102的输出端连接所述驱动管103的栅极；所述分压电阻R1和R2将所述输出电压V_out分压；所述驱动管103根据所述误差放大器102比较基准电压V_ref和分压电阻对所述输出电压V_out的分压后输出的比较结果，来稳定输出电压V_out的电压值；所述去耦电容C1用于消除负载变化对输出电压V_out的影响。

但是现有技术中，由于所述去耦电容C1通常较小，在低压差稳压器的负载电流突然减小时，所述输出电压V_out会出现较大的过冲电压。而现有半导体技术中，MOS晶体管的尺寸和栅氧化层厚度不断减小，MOS晶体管的击穿电压也越来越小。在低压差稳压器的输出出现较大的过冲电压时，容易击穿MOS的栅氧化层，造成器件失效。因此，现有技术的低压差稳压器，需要解决在负载电流突然减小时，存在较大过冲电压的问题。

其他有关低压差稳压器的信息还可以参考公开号为US2011/0089916A1的美国专利申请。

发明内容

本发明技术方案解决的问题是现有技术的低压差稳压器在负载电流突然减小时，存在较大的过冲电压。

为解决上述问题，本发明提供了一种具有辅助电路的低压差稳压器电路，包括：低压差稳压器，所述低压差稳压器的输出端输出电压信号；源极跟随器PMOS晶体管，所述源极跟随器PMOS晶体管的源极连接所述低压差稳压器的输出端，用于在所述电压信号过冲时，减小电压过冲量；偏置电路，所述偏置电路的输出端连接所述源极跟随器PMOS晶体管的栅极，用于为所述源极跟随器PMOS晶体管提供偏置电压，所述偏置电压与所述源极跟随器PMOS晶体管的阈值电压接近。

可选的，所述偏置电路包含缓冲放大器、第一PMOS晶体管和第一电流源，所述第一电流源的输入端连接电源，所述第一电流源的输出端接所述缓冲放大器的反相输入端和所述第一PMOS晶体管的源极；所述第一PMOS晶体管的栅极接所述缓冲放大器的输出端，所述第一PMOS晶体管的漏极接地；所述缓冲放大器的正相输入端连接所述低压差稳压器的输出端，所述缓冲放大器的输出端输出所述偏置电压。

可选的，所述源极跟随器PMOS晶体管的栅极连接所述缓冲放大器的输出端，所述源极跟随器PMOS晶体管的漏极接地。

可选的，所述源极跟随器PMOS晶体管的个数为10~10⁵个。

可选的，所述源极跟随器PMOS晶体管的个数为100。

可选的，所述源极跟随器PMOS晶体管的宽长比为5~1000。

可选的，所述源极跟随器PMOS晶体管的宽长比为20。

可选的，所述偏置电压大于所述源极跟随器PMOS晶体管的阈值电压。

可选的，所述偏置电压减去所述源极跟随器PMOS晶体管的阈值电压的差值小于20毫伏。

可选的，所述偏置电压小于所述源极跟随器PMOS晶体管的阈值电压。

可选的，所述源极跟随器PMOS晶体管的阈值电压减去所述偏置电压的差值小于50毫伏。

可选的，所述第一PMOS晶体管和所述源极跟随器PMOS晶体管的宽长比相同、且阈值电压相同。

可选的，所述偏置电路还包括第一电容，所述第一电容的第一端连接所述缓冲放大器的输出端，所述第一电容的第二端接地。

可选的，还包括去耦电容，所述去耦电容的第一端接所述低压差稳压器的输出端，所述去耦电容的第二端接地。

可选的，所述缓冲放大器包括第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管和第二电流源，所述第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管的源极接电源；所述第二PMOS晶体管的栅极连接第三PMOS晶体管的栅极和第三PMOS晶体管的漏极，所述第二PMOS晶体管的漏极连接所述第一NMOS晶体管的漏极和第一NMOS晶体管的栅极；所述第五PMOS晶体管的栅极连接第四PMOS晶体管的栅极和第四PMOS晶体管的漏极，所述第五PMOS晶体管的漏极连接所述第四NMOS晶体管的漏极；所述第二NMOS晶体管的漏极连接所述第三PMOS晶体管的漏极，所述第三NMOS晶体管的漏极连接所述第四PMOS晶体管的漏极，所述第二NMOS晶体管的源极和第三NMOS晶体管的源极接所述第二电流源的输入端；所述第一NMOS晶体管的栅极连接第四NMOS晶体管的栅极，所述第一NMOS晶体管的源极、所述第四NMOS晶体管的源极和所述第二电流源的输出端接地；所述第二NMOS晶体管的栅极为所述缓冲放大器的反相输入端，所述第三NMOS晶体管的栅极为所述缓冲放大器的正相输入端，所述第五PMOS晶体管的漏极和第四NMOS晶体管的漏极为所述缓冲放大器的输出端。

与现有技术相比，本发明技术方案具有以下优点：

本发明实施例的具有辅助电路的低压差稳压器电路中，包含了源极跟随器PMOS晶体管和偏置电路，所述偏置电路用于为所述源极跟随器PMOS晶体管提供偏置电压，所述的偏置电压与所述源极跟随器PMOS晶体管的阈值电压接近，即所述源极跟随器PMOS晶体管工作在亚阈值区域（Sub-thresholdRegion）附近，所述源极跟随器PMOS晶体管的工作电流随源极电压的变化快。而所述源极跟随器PMOS晶体管的源极连接所述低压差稳压器的输出端，当所述低压差稳压器的负载电流突然降低时，所述低压差稳压器输出端的电压信号出现过冲，此时源极跟随器PMOS晶体管的源极电压升高，源极跟随器PMOS晶体管的工作电流在短时间内迅速升高，对所述低压差稳压器输出端的电压信号产生下拉（Pull down）效果，使所述电压信号的电压过冲量减小。另外，由于所述源极跟随器PMOS晶体管工作在亚阈值区域附近，特别是当所述偏置电压小于所述源极跟随器PMOS晶体管的阈值电压时，所述源极跟随器PMOS晶体管的漏极电流很小，因此所述源极跟随器PMOS晶体管的静态功耗很低。

进一步的，所述源极跟随器PMOS晶体管的个数为10~10⁵个，所述源极跟随器PMOS晶体管的宽长比（W/L）为5~1000。由于所述源极跟随器PMOS晶体管的个数和宽长比高，在所述源极跟随器PMOS晶体管的源极电压升高时，源极跟随器PMOS晶体管产生的下拉电流更大，对所述低压差稳压器输出端的电压信号产生的下拉效果更明显，所述电压信号的电压过冲量更小。

附图说明

图1是现有技术的低压差稳压器的结构示意图；

图2是本发明的具有辅助电路的低压差稳压器电路的结构示意图；

图3是本发明实施例的具有辅助电路的低压差稳压器电路的结构示意图；

图4是本发明实施例的偏置电路中缓冲放大器的结构示意图；

图5是现有技术的低压差稳压器电路和本发明实施例的具有辅助电路的低压差稳压器电路在负载电流发生变化时的电路仿真图。

具体实施方式

由背景技术可知，电子设备中通常采用低压差稳压器为工作电路提供稳定的工作电压，但在工作电路的状态发生变化，尤其是在数字电路的工作电路由开态转变为关态的过程中，负载电流突然降低会导致低压差稳压器的输出电压信号产生较大的过冲，现有技术虽然可以通过在低压差稳压器的输出端设置去耦电容来减小电压过冲量，但出于成本考虑，所述的去耦电容通常较小，效果不佳。

为此，本发明提供了一种具有辅助电路的低压差稳压器电路，请参考图2，所述具有辅助电路的低压差稳压器电路包括：低压差稳压器201，所述低压差稳压器201的输出端输出电压信号V_out；源极跟随器PMOS晶体管202，所述源极跟随器PMOS晶体管202的源极连接所述低压差稳压器的输出端，用于在所述电压信号V_out过冲时，减小电压过冲量；偏置电路203，所述偏置电路203的输出端连接所述源极跟随器PMOS晶体管202的栅极，用于为所述源极跟随器PMOS晶体管202提供偏置电压V_bias，所述偏置电压V_bias与所述源极跟随器PMOS晶体管的阈值电压接近。

本技术方案中，所述源极跟随器PMOS晶体管202的源极连接所述低压差稳压器201的输出端，当所述低压差稳压器201的负载电流突然降低时，所述低压差稳压器201输出端的电压信号出现过冲，此时源极跟随器PMOS晶体管202的源极电压升高，源极跟随器PMOS晶体管202的工作电流在短时间内迅速升高，产生下拉电流，使所述电压信号的电压过冲量减小。

下面结合附图详细地描述具体实施例，上述的目的和本发明的优点将更加清楚。

请参考图3，图3为本发明实施例的具有辅助电路的低压差稳压器电路的结构示意图。所述具有辅助电路的低压差稳压器电路包括：低压差稳压器301、源极跟随器PMOS晶体管302和偏置电路303。

所述低压差稳压器301的输出端输出电压信号V_out。所述低压差稳压器301通常包括基准电压单元、分压电阻和误差放大器（图中未示出），其基本原理是通过误差放大器比较基准电压和分压电阻对输出电压的分压，来稳定输出电压信号的高低。低压差稳压器301的具体实现电路可参考现有技术，在此不再赘述。低压差稳压器301的输出端输出的电压信号V_out在负载电流突然减小时，会出现较大的过冲电压，导致低击穿电压的MOS晶体管的栅氧化层击穿，因此需要对过冲电压的过冲量进行控制。

所述偏置电路303的输出端连接所述源极跟随器PMOS晶体管302的栅极，用于为所述源极跟随器PMOS晶体管302提供偏置电压V_bias，所述偏置电压V_bias与所述源极跟随器PMOS晶体管302的阈值电压接近。

本实施例中，所述偏置电路303包含缓冲放大器BF、第一PMOS晶体管PM1和第一电流源CS1，所述第一电流源CS1的输入端连接电源，所述第一电流源CS1的输出端接所述缓冲放大器BF的反相输入端和所述第一PMOS晶体管PM1的源极；所述第一PMOS晶体管PM1的栅极接所述缓冲放大器BF的输出端，所述第一PMOS晶体管PM1的漏极接地；所述缓冲放大器BF的正相输入端连接所述低压差稳压器301的输出端，所述缓冲放大器BF的输出端输出所述偏置电压V_bias。所述偏置电压V_bias与所述源极跟随器PMOS晶体管302的阈值电压接近。本实施例中，所述偏置电压V_bias大于所述源极跟随器PMOS晶体管的阈值电压20毫伏。

由于所述缓冲放大器BF的正相输入端连接所述低压差稳压器301的输出端，即所述源极跟随器PMOS晶体管302的源极，所述缓冲放大器BF的反相输入端连接所述第一PMOS晶体管PM1的源极，且所述缓冲放大器BF的输出端与所述第一PMOS晶体管PM1和所述源极跟随器PMOS晶体管302的栅极连接提供偏置电压V_bias，由于所述第一PMOS晶体管PM1和所述源极跟随器PMOS晶体管302的宽长比相同、且阈值电压相同、因此所述第一PMOS晶体管PM1与所述源极跟随器PMOS晶体管302形成镜像电路。所述第一电流源CS1为所述第一PMOS晶体管PM1提供工作电流，使所述第一PMOS晶体管PM1工作在亚阈值区域（Sub-threshold Region）附近，所述第一PMOS晶体管PM1的栅源电压与其阈值电压接近。而由于所述第一PMOS晶体管PM1和源极跟随器PMOS晶体管302为镜像电路，所述第一PMOS晶体管PM1和所述源极跟随器PMOS晶体管302的阈值电压相同，所述源极跟随器PMOS晶体管302的栅源电压也与其阈值电压接近，因此所述源极跟随器PMOS晶体管302也工作在亚阈值区域（Sub-threshold Region）附近，当所述低压稳压器301输出端的电压信号出现过冲时，所述源极PMOS晶体管302能在很短的时间内提供下拉电流，使所述电压信号的过冲量减小。

本发明的其他实施例中，所述偏置电路还包括第一电容，所述第一电容的第一端连接所述缓冲放大器的输出端，所述第一电容的第二端接地。所述第一电容的作用在于，在所述源极跟随器PMOS晶体管对所述电压信号下拉过程中，使所述源极跟随器PMOS晶体管的栅极电压在所述低压差稳压器的响应时间内不随源极电压升高。

请参考图4，图4为本实施例偏置电路303（请参考图3）中缓冲放大器BF的结构示意图。所述缓冲放大器BF包括第二PMOS晶体管PM2、第三PMOS晶体管PM3、第四PMOS晶体管PM4、第五PMOS晶体管PM5、第一NMOS晶体管NM1、第二NMOS晶体管NM2、第三NMOS晶体管NM3、第四NMOS晶体管NM4和第二电流源CS2。其中，所述第二PMOS晶体管PM2、第三PMOS晶体管PM3、第四PMOS晶体管PM4和第五PMOS晶体管PM5的源极接电源；所述第二PMOS晶体管PM2的栅极连接第三PMOS晶体管PM3的栅极和第三PMOS晶体管PM3的漏极，所述第二PMOS晶体管PM2的漏极连接所述第一NMOS晶体管NM1的漏极和第一NMOS晶体管NM1的栅极；所述第五PMOS晶体管PM5的栅极连接第四PMOS晶体管PM4的栅极和第四PMOS晶体管PM4的漏极，所述第五PMOS晶体管PM5的漏极连接所述第四NMOS晶体管NM4的漏极；所述第二NMOS晶体管NM2的漏极连接所述第三PMOS晶体管PM3的漏极，所述第三NMOS晶体管NM3的漏极连接所述第四PMOS晶体管PM4的漏极，所述第二NMOS晶体管NM2的源极和第三NMOS晶体管NM3的源极接所述第二电流源CS2的输入端；所述第一NMOS晶体管NM1的栅极连接第四NMOS晶体管NM4的栅极，所述第一NMOS晶体管NM1的源极、所述第四NMOS晶体管NM4的源极和所述第二电流源CS2的输出端接地；所述第二NMOS晶体管NM2的栅极为所述缓冲放大器BF的反相输入端INb，所述第三NMOS晶体管的栅极为所述缓冲放大器BF的正相输入端INa，所述第五PMOS晶体管PM5的漏极和第四NMOS晶体管NM4的漏极为所述缓冲放大器BF的输出端。

需要说明的是，所述缓冲放大器的具体实现方式有多种，图4仅以较佳的实施例公开如上，其他可以实现上述功能的缓冲放大器也可用于本发明的偏置电路。

请继续参考图3，所述源极跟随器PMOS晶体管302源极连接所述低压差稳压器301的输出端，用于在所述电压信号V_out过冲时，减小电压过冲量。

由于所述偏置电路303为所述源极跟随器PMOS晶体管302提供偏置电压V_bias，所述偏置电压V_bias与所述源极跟随器PMOS晶体管302的阈值电压接近，即所述源极跟随器PMOS晶体管302工作在亚阈值区域（Sub-thresholdRegion）附近，所述源极跟随器PMOS晶体管302的工作电流随源极电压的变化快。而所述源极跟随器PMOS晶体管302的源极连接所述低压差稳压器301的输出端，当所述低压差稳压器301的负载电流突然降低时，所述低压差稳压器301输出端的电压信号出现过冲，此时源极跟随器PMOS晶体管302的源极电压升高，源极跟随器PMOS晶体管302的工作电流在短时间内迅速升高，对所述低压差稳压器301输出端的电压信号V_out产生下拉效果，使所述电压信号V_out的电压过冲量减小。另外，由于所述源极跟随器PMOS晶体管302工作在亚阈值区域附近，特别是当所述偏置电压V_bias小于所述源极跟随器PMOS晶体管302的阈值电压时，所述源极跟随器PMOS晶体管302的漏极电流很小，所述源极跟随器PMOS晶体管302的静态功耗很低。

所述源极跟随器PMOS晶体管302的个数为10~10⁵个，所述源极跟随器PMOS晶体管302的宽长比为5~1000。本实施例中，所述源极跟随器PMOS晶体管302的个数为100，所述源极跟随器PMOS晶体管302的宽长比为20。所述源极跟随器PMOS晶体管302的个数较多，宽长比较高，可以在所述源极跟随器PMOS晶体管302的源极电压升高时，产生更大的下拉电流，对所述低压差稳压器301输出端的电压信号V_out产生的下拉效果更明显，所述电压信号Vout的电压过冲量更小。

本发明的其他实施中，还包括去耦电容，所述去耦电容的第一端接所述低压差稳压器的输出端，所述去耦电容的第二端接地。所述去耦电容可部分消除负载变化对所述低压差稳压器输出电压信号的影响，例如可以减小负载电流减小时，电压信号的过冲量。但所述去耦电容通常较小，在本发明的其他实施例中，与本发明的辅助电路配合使用。

本发明的发明人对现有技术低压差稳压器和本发明的具有辅助电路的低压差稳压器进行了电路仿真，以验证本发明的效果。请参考图5，图Ι为负载电流随时间的变化曲线，图Ⅱ为现有技术的低压差稳压器电路在负载电流发生变化时的电压信号变化曲线，图Ⅲ为本发明实施例的具有辅助电路的低压差稳压器电路在负载电流发生变化时的电压信号变化曲线。由图5可知，当负载电流由20毫安减小到0毫安时，现有技术的低压差稳压器电路的电压信号由1.8伏过冲到3.1伏，本发明实施例的具有辅助电路的电压差稳压器电路的电压信号由1.8伏过冲到2.5伏。因此，本发明实施例的电压信号的过冲量0.7伏小于现有技术低压差稳压器电路的过冲量1.3伏，减小了电压过冲量。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种具有辅助电路的低压差稳压器电路，其特征在于，包括：

低压差稳压器，所述低压差稳压器的输出端输出电压信号；

源极跟随器PMOS晶体管，所述源极跟随器PMOS晶体管的源极连接所述低压差稳压器的输出端，用于在所述电压信号过冲时，减小电压过冲量；

偏置电路，所述偏置电路的输出端连接所述源极跟随器PMOS晶体管的栅极，用于为所述源极跟随器PMOS晶体管提供偏置电压，所述偏置电压与所述源极跟随器PMOS晶体管的阈值电压接近。

2.如权利要求1所述的具有辅助电路的低压差稳压器电路，其特征在于，所述偏置电路包括缓冲放大器、第一PMOS晶体管和第一电流源，

所述第一电流源的输入端连接电源，所述第一电流源的输出端接所述缓冲放大器的反相输入端和所述第一PMOS晶体管的源极；

所述第一PMOS晶体管的栅极接所述缓冲放大器的输出端，所述第一PMOS晶体管的漏极接地；

所述缓冲放大器的正相输入端连接所述低压差稳压器的输出端，所述缓冲放大器的输出端输出所述偏置电压。

3.如权利要求2所述的具有辅助电路的低压差稳压器电路，其特征在于，所述源极跟随器PMOS晶体管的栅极连接所述缓冲放大器的输出端，所述源极跟随器PMOS晶体管的漏极接地。

4.如权利要求3所述的具有辅助电路的低压差稳压器电路，其特征在于，所述源极跟随器PMOS晶体管的个数为10~10⁵个。

5.如权利要求4所述的具有辅助电路的低压差稳压器电路，其特征在于，所述源极跟随器PMOS晶体管的个数为100。

6.如权利要求3所述的具有辅助电路的低压差稳压器电路，其特征在于，所述源极跟随器PMOS晶体管的宽长比为5~1000。

7.如权利要求6所述的具有辅助电路的低压差稳压器电路，其特征在于，所述源极跟随器PMOS晶体管的宽长比为20。

8.如权利要求1所述的具有辅助电路的低压差稳压器电路，其特征在于，所述偏置电压大于所述源极跟随器PMOS晶体管的阈值电压。

9.如权利要求8所述的具有辅助电路的低压差稳压器电路，其特征在于，所述偏置电压减去所述源极跟随器PMOS晶体管的阈值电压的差值小于20毫伏。

10.如权利要求1所述的具有辅助电路的低压差稳压器电路，其特征在于，所述偏置电压小于所述源极跟随器PMOS晶体管的阈值电压。

11.如权利要求10所述的具有辅助电路的低压差稳压器电路，其特征在于，所述源极跟随器PMOS晶体管的阈值电压减去所述偏置电压的差值小于50毫伏。

12.如权利要求2所述的具有辅助电路的低压差稳压器电路，其特征在于，所述第一PMOS晶体管和所述源极跟随器PMOS晶体管的宽长比相同，且阈值电压相同。

13.如权利要求2所述的具有辅助电路的低压差稳压器电路，其特征在于，所述偏置电路还包括第一电容，所述第一电容的第一端连接所述缓冲放大器的输出端，所述第一电容的第二端接地。

14.如权利要求1所述的具有辅助电路的低压差稳压器电路，其特征在于，还包括去耦电容，所述去耦电容的第一端接所述低压差稳压器的输出端，所述去耦电容的第二端接地。

15.如权利要求2所述的具有辅助电路的低压差稳压器电路，其特征在于，所述缓冲放大器包括第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管和第二电流源，

所述第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管的源极接电源；

所述第二PMOS晶体管的栅极连接第三PMOS晶体管的栅极和第三PMOS晶体管的漏极，所述第二PMOS晶体管的漏极连接所述第一NMOS晶体管的漏极和第一NMOS晶体管的栅极；

所述第五PMOS晶体管的栅极连接第四PMOS晶体管的栅极和第四PMOS晶体管的漏极，所述第五PMOS晶体管的漏极连接所述第四NMOS晶体管的漏极；

所述第二NMOS晶体管的漏极连接所述第三PMOS晶体管的漏极，所述第三NMOS晶体管的漏极连接所述第四PMOS晶体管的漏极，所述第二NMOS晶体管的源极和第三NMOS晶体管的源极接所述第二电流源的输入端；

所述第一NMOS晶体管的栅极连接第四NMOS晶体管的栅极，所述第一NMOS晶体管的源极、所述第四NMOS晶体管的源极和所述第二电流源的输出端接地；

所述第二NMOS晶体管的栅极为所述缓冲放大器的反相输入端，所述第三NMOS晶体管的栅极为所述缓冲放大器的正相输入端，所述第五PMOS晶体管的漏极和第四NMOS晶体管的漏极为所述缓冲放大器的输出端。