CN103069704A - 转换器和转换器控制方法 - Google Patents

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Abstract

总体上描述了一种用于包括PLL和脉冲去除电路在内的转换器。所述脉冲去除电路配置为当PLL中的滤波输出下降为小于第一参考电平时从对于所述PLL的输入之一中去除脉冲，并且响应于第一和第二脉冲输入中的一个相对于另一个的相位滞后来检测到PLL的解锁状态。所述脉冲去除电路还配置为当滤波输出超过第二参考电平时去除所述第一和第二脉冲输入中另一个的一个脉冲，并且响应于第一和第二脉冲输入中的一个相对于另一个的脉冲领先来检测到所述PLL的解锁状态。

Description

转换器和转换器控制方法
技术领域
本公开总体上涉及一种转换器和转换器控制方法。
背景技术
除非另有声明，这一部分中所述的方法并非相对于该申请中权利要求是现有技术，并且并不承认包括在这一部分中就是现有技术。
近年来，包括转逆变器和转换器在内的功率转换器的趋势已经转移到所谓的谐振功率转换器。谐振功率转换器通常采用ZVS(零电压开关)或ZCS(零电流开关)，以便通过减小功率损耗、辐射噪声或传输噪声来改进转换效率。
在一些情况下，谐振功率转换器可以采用PFM(脉冲频率调制)进行负反馈控制，以便利用对谐振功率转换器的性质或者转换器电路加以表示的谐振阻抗曲线的一部分。然而，这种PFM谐振功率转换器对于在相对较宽范围内出现的电源波动或负载变化不能执行足够的控制。
另一方面，使用PWM(脉冲宽度调制)进行负反馈控制的谐振功率转换器可以提供比PFM负反馈控制更容易的控制。然而，如果在谐振功率转换器的谐振频率和开关频率之间发生略微的失配，这种PWM谐振功率转换器的输出可能急剧减小或者谐振功率转换器的转换效率可能退化。
已经提出了各种技术，通过利用与PWM、PFM或PDM(脉冲持续时间调制)相结合的PLL(锁相环)来精确地匹配谐振功率转换器的开关频率和谐振频率。
然而，所述PLL可能基于以下前提操作：将规则且连续的输入脉冲输入至PFD(脉冲频率检测器)。在这种PLL中，可能会响应于通过电源波动或负载变化引起的输入脉冲中的静电耦合、电磁耦合或不规则不连续性引起的感应噪声而执行错误的操作。感应的噪声可以包括由减幅振荡(ringing)或过冲引起的电涌脉冲的混合。如果要求相对较长的恢复时间来停止错误的操作，谐振功率转换器的输出会急剧地下降。
如果谐振功率转换器配置为产生相对较大的输出、且PLL部分和功率开关部分位置相对彼此靠近、或者多个功率开关部分位于单独的基板或主板上以便减小谐振功率转换器的尺寸，可能发生谐振功率转换器的错误操作。
由对于谐振功率转换器的PFD的输入脉冲中近似几百微秒到近似几微秒量级的相对较短不连续性引起的谐振功率转换器的输出降低可以通过耦合至PFD的输出端的LPF(低通滤波器)的采样保持功能来恢复。然而，如果PFD的输入脉冲中的不连续性较大，也就是说在近似几十微秒或更长的量级，利用LPF的恢复是不可能的。在后一种情况下，可能需要相对昂贵的数字信号处理电路进行恢复。
发明内容
因此，本公开用通常描述了一些示例实施例，用于一种提供新颖且有用的转换器和转换器控制方法，可以与电源波动、负载变化或噪声无关地产生相对稳定的输出。
根据一些示例实施例，转换器可以包括：PLL(锁相环)电路，所述PLL电路包括检测器电路、锁定检测电路、滤波器电路和振荡器电路，其中所述检测器电路配置为检测第一脉冲输入和第二脉冲输入之间的相位误差，并且产生对所检测的相位误差加以表示的误差信号，所述滤波器电路配置为对所述误差信号进行滤波，并且提供滤波误差信号，所述锁定检测电路配置为响应于所述误差信号检测所述PLL电路的锁定或解锁状态，并且所述振荡器电路配置为响应于滤波误差信号产生振荡器输出信号；脉冲控制电路，配置为接收所述振荡器输出信号和反馈信号，并且响应于所述振荡器输出信号和反馈信号产生驱动信号；比较器电路，配置为接收和评估所述滤波误差信号，以确定所述滤波误差信号何时小于第一参考电平或超过大于第一参考电平的第二参考电平；以及脉冲去除电路，配置为接收所述驱动信号，并且响应于所述驱动信号提供第一脉冲输入，并且也配置为从变压器电路的初级侧接收谐振电流测量，并且响应于所述谐振电流测量来提供第二脉冲输入，其中所述脉冲去除电路配置为当所述比较器电路检测到所述滤波误差信号下降为小于第一参考电平时去除所述第一和第二脉冲输入之一中的一个脉冲，并且所述锁定检测电路响应于由所述检测器电路检测的所述第一和第二脉冲输入之一相对于所述第一和第二脉冲输入的另一个的相位滞后来检测所述解锁状态，并且其中所述脉冲去除电路配置为当所述比较器电路检测到所述滤波误差信号超过第二参考电平时去除所述第一和第二脉冲输入的另一个的一个脉冲，并且所述锁定检测电路响应于由所述检测器电路检测的所述第一和第二脉冲输入之一相对于所述第一和第二脉冲输入的另一个的相位超前来检测所述解锁状态。
根据一些示例实施例，一种用于控制转换器的方法包括：由脉冲去除电路从脉冲控制电路接收驱动信号，并且响应于所述驱动信号来提供第一脉冲输入；由所述脉冲去除电路从变压器电路的初级侧接收谐振电流，并且响应于所述谐振电流提供第二脉冲输入；由比较器电路检测PLL(锁相环)电路的滤波误差信号何时下降为小于第一参考电平，并且响应于此使第一控制信号有效；由所述比较器电路检测所述PLL电路的滤波误差信号何时超过比大于所述第一参考电平的第二参考电平，并且响应于此使第二控制信号有效；由所述PLL电路的锁定检测电路，响应于所述第一和第二脉输入之一相对于所述第一和第二脉冲输入中另一个的相位滞后或超前来检测所述PLL电路的解锁状态，并且响应于此使解锁检测信号有效；当来自所述PLL电路的所述第一控制信号和所述解锁检测信号都有效时，由所述脉冲去除电路基于来自所述PLL电路的控制信号和锁定检测信号来去除所述第一和第二脉冲输入之一中的一个脉冲；以及当所述第二控制信号和所述解锁信号都有效时，通过所述脉冲去除电路基于来自所述PLL电路的控制信号和锁定检测信号来去除所述第一和第二脉冲输入中另一个的一个脉冲。
根据一些示例实施例，一种用于对包括PLL(锁相环)在内的转换器进行控制的方法可以包括：当通过PLL中的相位检测获得的滤波输出下降为小于第一参考电平时，去除到所述PLL的第一和第二脉冲输入之一中的一个脉冲，并且响应于所述第一和第二脉冲输入之一相对于另一个的相位滞后来检测所述PLL的解锁状态；以及当所述滤波输出超过第二参考电平时，去除所述第一和第二脉冲输入的另一个的一个脉冲，并且响应于所述第一和第二脉冲输入之一相对于另一个的相位超前来检测所述PLL的解锁状态。
前述概述只是说明性的，并非按照任意方式进行限制。除了上述说明性的方面、实施例和特征之外，根据结合附图阅读时的以下详细描述，另外的方面、实施例和特征将变得清楚明白。
附图说明
图1是说明了功率转换器的示例的方框图；
图2是说明了谐振电流和驱动电压的关系的图；
图3是说明了PLL电路中的信号波形的图；
图4是用于解释脉冲输入Vin1和Yin2之间的相位误差的图；
图5是说明了转换器的阻抗特征和相位特征的图；
图6是用于解释当将谐振频率改变正负20％时PLL电路的操作的图；
图7是用于解释脉冲插入或去除电路的示例的电路图；
图8是用于解释对于转换器输出功率是500W的示例的恢复效果的图；
图9是用于解释转换器的比较示例的图；
图10是用于解释当脉冲输入端的脉冲在转换器中丢失时的恢复的图；
图11是用于解释转换器的比较示例的图；
图12是用于解释当将噪声混合到转换器的脉冲输入端时的恢复的图；
图13是用于解释转换器的比较示例的图；
图14是用于解释在轻负载状态和25W的输出功率下转换器的操作的图；
图15是用于解释在轻负载状态和5W的输出功率下转换器的操作的图；
图16是用于解释在轻负载状态和如图14可比拟的条件下、但是具有抑制的恢复功能的转换器的比较示例的操作的图；
图17用于解释在轻负载状态和如图15可比拟的条件下、但是具有抑制的恢复功能的转换器的比较示例的操作的图；
图18是用于解释在重负载状态、500W的输出功率和100V的AC电压下转换器的谐振操作的图；
图19是用于解释在重负载状态、500W的输出功率和220V的AC电压下的转换器的谐振操作的图；
图20是用于解释在重负载状态、在与图18类似的条件下的转换器的非谐振操作的图；
图21是用于解释在重负载状态、在与图19类似的条件下的转换器的非谐振操作的图；
图22是用于解释脉冲插入或去除电路的其他示例的电路图；
图23是用于解释在重负载状态下、与图18相同的操作条件、但使用图22所示的脉冲插入或去除电路的转换器的操作的图；
图24是说明功率转换器的示例的方框图；
图25是用于解释当脉冲输入端的脉冲在转换器中丢失时的恢复的图；
图26是用于解释转换器的比较示例的图；
图27是用于解释脉冲的去除和插入的图；
图28是用于解释与图8可比拟的示例的恢复效果的图；以及
图29是用于解释针对与图10可比拟的示例的恢复的图，所有这些都根据本公开的至少一些实施例设置。
具体实施方式
在以下详细描述中，参考作为附图进行，所述附图形成了描述的一部分。在附图中，除非上下文另有规定，类似的符号典型地表示类似的部件。在详细描述、附图和权利要求中描述的说明性实施例并非意味着限制。在不脱离这里所展现主题的精神和范围的情况下，可以利用其他实施例或者可以进行其他变化。应该理解的是如这里一般性描述并且在附图中说明的本公开的方面可以按照多种不同的结构进行排列、替代、组合、分离和设计，这里明确地考虑了这些内容。
本公开尤其涉及一种与转换器和转换器控制方法或者用于控制转换器的方法有关的方法、设备和/或系统。
简要地说，这里通常描述了针对包括PLL和脉冲去除电路在内的转换器的技术。脉冲去除电路配置为当PLL中的滤波输出下降为小于第一参考电平时去除来自所述PLL的输入端之一去除的脉冲，并且响应于第一和第二脉冲输入中的一个相对于另一个的相位滞后来检测PLL的解锁状态。脉冲去除电路也可以配置为当滤波输出超过第二参考电平时去除所述第一和第二脉冲输入的另一个的一个脉冲，并且响应于第一和第二脉冲输入之一相对于另一个的相位超前来检测PLL的解锁状态。
图1是说明了根据本公开的至少一些实施例的功率转换器的示例的方框图，采用了转换器控制方法的示例。在该示例中，功率转换器可以由半桥谐振AC/DC转换器1-1形成。
图1所示的转换器1-1包括初级整流电路11、半桥驱动器电路12、开关元件Q1和Q2、谐振线圈(或漏电感)Lr、谐振电容器Cr、隔离变压器电路13、次级整流器电路14、次级平滑电容器C1和C2、反馈电路15、电流检测电路16、PWM(脉冲宽度调制)控制电路17、PLL(锁相环)电路20、比较器电路21、脉冲插入或去除电路22和23以及电平比较器24和25。开关元件Q1和Q2可以形成开关电路。电平比较器24和25可以形成比较器电路。PWM控制电路17可以形成脉冲控制电路。转换器1-1的谐振频率f0可以是1/2n[(Lr·Cr)]1/2，其中Lr表示谐振线圈Lr的电感，Cr表示谐振电路Cr的电容。例如，隔离变压器电路13的匝数比可以是1∶1。
在图1中，比较器电路21和比较器24和25各自的反相输入端子由符号“-”表示，而比较器电路21和比较器24和25各自的非反相输入端子由符号“+”表示。
任意已知的合适电路结构可用于初级整流器11，初级整流器配置为从AC电源(未示出)接收AC电压ACIN。初级整流器11不局限于图1所示的电路结构。例如，AC电源(未示出)可以提供100V/50Hz的AC电压ACIN。开关元件Q1和Q2可以由诸如场效应晶体管(FET)或双极结型晶体管(BJT)之类的晶体管形成。示例FET包括MOSFET(金属氧化物半导体场效应晶体管)、CMOSFET(互补MOSFET)、JFET(结型FET)、MESFET(金属半导体FET)等。示例BJT包括IGBT(绝缘栅双极晶体管)、HBT(异质结双极晶体管)等。
电流检测电路16配置为输出可以提供至比较器电路21的输入端的检测电压Vdet，比较器电路21的另一个输入端可以接地至地电势GND。电流检测电路16从隔离变压器电路13的初级侧提供谐振电流测量值。在一些示例中，电流检测电路16可以由电流变压器、电阻器电路等形成。
谐振线圈Lr和谐振电容器Cr可以配置为位于隔离变压器电路13的次级侧上的谐振电路。在一些示例中，谐振线圈Lr可以由隔离变压器电路13的泄露电感形成。
转换器1-1可以配置为将DC电压±Vo耦合至具有特定阻抗的负载31。
PLL电路20包括VCO(电压控制振荡器)电路201、回路滤波器电路(或LPE(低通滤波器)电路)202、PFD(相位频率检测器)电路203和锁定检测电路204。如下文所述，PFD电路203配置为检测输入到输入端子IN-1和IN-2的脉冲输入Yin1和Yin2之间的相位误差，并且锁定检测电路204配置为响应于由PFD电路203检测的相位误差来检测所述PLL电路20的锁定状态或解锁状态。
比较器24配置为接收参考电压V1，并且比较器25配置为接收参考电压V2(V2＞V1)。在集电极开路比较器用于比较器24和25的情况下，脉冲插入或去除电路22和23可以由电阻器电路形成。
PWM控制电路17可以设置在IC(集成电路)芯片内。在这种情况下，IC芯片的内部振荡器可以用于PLL电路20的VCO电路201。
转换器1-1采用半桥结构，并且提供半桥驱动器电路12。然而，转换器1-1可以采用全桥结构，并且提供全桥驱动器电路来代替半桥驱动器电路12。
可以将整流的DC电压Vdc提供给半桥驱动器电路12和开关元件Q1，并且通过按照开关频率fsw交替地开关所述开关元件Q1和Q2的接通/关断状态来将高频功率传输至隔离变压器电路13的次级侧。因此，次级整流器电路14和次级平滑电容器C1和C2配置为向负载31施加转换的电压，也就是说DC电压±Vo。反馈电路15可以配置为响应于次级平滑电容器C1和C2的输出通过反馈信号向PWM控制电路17提供负反馈，并且还配置为调节脉冲宽度以便将DC电压±Vo维持在近似恒定的值，而与负载31的大小无关。
当开关频率fsw等于谐振频率f0时，转换器1-1的功率传输效率可以达到最大值。另一方面，例如，开关频率fsw和谐振频率f0之间百分之几量级的微小差异(或误差)可以将功率传输效率退化一半。因此，即使在谐振线圈Lr的电感和谐振电容器的电容中存在不一致性，PLL电路20配置为调节开关频率fsw以便将这一微小差异收敛至零(0)。在谐振线圈Lr和谐振电容器Cr的生产阶段期间会产生这种不一致性(也就是与设计值的偏差)。
一旦实现了锁定状态，PLL电路20配置为监测和调节开关频率fsw以变成实质上等于谐振频率f0，假设对于PFD电路203的两个脉冲输入Vin1和Vin2是规则和连续的。如果两个脉冲输入Vin1和Vin2之一变为不连续的，或者偶发噪声或过剩噪声混合到两个脉冲输入Vin1和Vin2的至少一个中以开关交替输入的顺序，通过这种干扰对回路滤波器电路202的DC输出Vlf改变的方向(也就是说幅度增加或降低)进行反转，从而引起PLL电路20从锁定状态解锁，并且急剧地降低转换器1-1的输出。回路滤波器电路202的DC输出(也称作滤波误差信号或滤波输出)V1f与PFD电路203的输出(或误差信号)VPFD的平均值相对应，PFD电路配置为检测脉冲输入Vin1和Vin2之间的相位误差，并且提供对相位误差加以表示的输出VPFD。转换器1-1的输出急剧降低之后可能不会恢复其原始电平，除非相对于干扰执行恢复过程，或者另外的干扰有效地抵消了前一个干扰。
因此，在该示例中，可以将具有与开关元件Q1和Q2的输出实质上相同相位的上升沿触发脉冲信号从节点N1输入至脉冲插入和去除电路22。另一方面，可以将大约在与初级侧谐振电流Ior的过零时刻出现的上升沿的上升沿触发脉冲信号从比较器电路21输入至脉冲插入和去除电路23。当相位输入Yin2的相位相对于脉冲输入Vin1领先时，回路滤波器电路202的DC输出Vlf的幅度可以增加，其结果是开关频率fsw的增加。当脉冲输入Yin2的相位相对于脉冲输入Yin1落后时，回路滤波器电路202的DC输出Vlf的幅度可以降低，其结果是开关频率fsw的降低。
因为可以执行控制以调节脉冲输入Yin1和Yin2之间的相位误差变得实质上为零(0)，即使谐振频率f0依赖于负载31变化，也可以将谐振频率f0和开关频率fsw调节为实质上匹配。作为其结果，当谐振电流Ior朝着正方向的过零出现时的时间点与当在节点N1出现电压上升时的时间点实质上匹配，以实现ZCS(零电流开关)操作，如图2所示。图2是说明了谐振电流Ior和输入至半桥驱动器电路12的节点N1处的驱动电压Vdrv的关系的图。在图2中，纵坐标表示电压或电流幅度A.U.(任意单位)，并且横坐标表示时间(任意单位)。例如，开关频率fsw可以在谐振频率f0加上约20％至约30％的变化范围内变化。
在一些示例中，可以在脉冲输入Yin1的两个连续脉冲之间将噪声脉冲可以混合到脉冲输入Vin1中。在这种情况下，PFD电路203可能立刻地并且错误地确定脉冲输入Yin2的相位滞后，并且回路滤波器电路202的DC输出Vlf改变的方向可以反转，从而将PLL电路20从锁定状态解锁。在这种解锁状态下，回路滤波器电路202的DC输出Vlf的幅度可以降低并且达到PFD电路203(例如0V)的电源下限，其结果是开关频率fsw接近下限。这种限制主要是由于PFD电路203的有限工作范围导致的，其将回路滤波电路202的DC输出Vlf限制在电源范围内(例如，约0V至约5V的范围)。因此，当DC输出Vlf接近或小于参考电压V1的值时，其中参考电压V1可以是0.5V至1V，脉冲插入或去除电路22可以从提供给PFD电路203的脉冲输入Yin1去除一个脉冲(或者向所述脉冲输入插入零脉冲或低电平脉冲)。比较器24配置为接收和评估回路滤波器电路202的DC输出(或滤波误差信号)Vlf，以确定DC输出Vlf何时变成第一参考电压V1或更低。脉冲插入或去除电路22可以响应于由锁定检测电路204的输出(或解锁检测信号)Vlock激活的比较器24的输出来去除一个脉冲，所述锁定检测电路检测PLL电路20的解锁状态。实质上同时，脉冲插入或去除电路23在此期间可以是非激活的(或被抑制的)。脉冲插入或去除电路23可以响应于由锁定检测电路204的输出Vlock抑制的比较器25的输出而是非激活的，所述锁定检测电路204检测PLL电路20的解锁状态。作为如上所述去除一个脉冲的结果，PFD电路203可以迅速地恢复，并且回路滤波器电路202的DC输出Vlf可以恢复至幅度降低之前的幅度，从而将PLL电路20恢复至锁定状态。回路滤波器电路202的响应越快，PLL电路20的恢复时间越短。
在一些示例中，脉冲输入Yin1的一个脉冲可以由于电源波动、噪声或其他外部产生的干扰而丢失。在这种情况下，PFD电路203可以立刻地并且错误地确定脉冲输入Yin2的相位领先，并且回路滤波器电路202的DC输出Vlf改变的方向可以反转，以将PLL电路20从锁定状态解锁。在这种解锁状态下，回路滤波器电路202的DC输出Vilf幅度可以增加，并且接近PFD电路203的电源电压(例如5V)，其结果是开关频率fsw接近其上限。此外，主要由于PFD电路203的有限工作范围，将回路滤波器202的DC输出Vlf限制在电源范围内(例如约0V至约5V的范围)。因此，当DC输出电压Vlf接近或大于参考电压V2的值时(例如，参考电压V2可以在约3.5V至约4V的范围内)，脉冲插入或去除电路23可以从提供至PFD电路203的脉冲输入Yin2去除一个脉冲(或者向其插入零脉冲或低电平脉冲)。比较器25配置为接收和评估回路滤波器电路202的DC输出(或滤波误差信号)Vlf，以确定滤波误差信号何时变成第二参考电压V2或更高。所述脉冲插入或去除电路23可以响应于可以由锁定检测电路204的输出Vlock激活的比较器25的输出来去除一个脉冲，所述锁定检测电路检测PLL电路20的解锁状态。实质上同时，锁定检测电路204的输出Vlock检测PLL电路20的解锁状态，进而抑制比较器20的输出，使得所述脉冲插入或去除电路22可以是非激活的(或者被抑制)。作为如上所述去除一个脉冲的结果，PFD电路203可以迅速地恢复，并且回路滤波器电路202的DC输出Vlf可以恢复至幅度增加之前的幅度，从而将PLL电路20恢复至锁定状态。再次，回路滤波器电路202的响应越快，PLL电路20的恢复时间越短。
当然，当在脉冲输入Yin2的两个连续脉冲之间将噪声脉冲混合到脉冲输入Yin2中或者脉冲输入Vin2的一个脉冲丢失时，可以执行与如上所述操作类似的操作。
在一些示例中，为了方便起见，假设VCO电路201的振荡频率fosc实质上等于开关频率fsw。然而，VCO电路201的振荡频率fosc可以是开关频率fsw的倍数(例如，开关频率fsw的n倍)。在这种情况下，可以在向PWM控制电路17提供VCO电路201的振荡器输出信号之前，执行1/n分频。
图3是说明了PLL电路20的信号波形的图。在图3中，纵坐标表示电压(任意单位)，横坐标表示时间(任意单位)。ZH表示高阻抗关断状态。图3说明了到PFD电路203的脉冲输入Vin2和Vin1、提供给回路滤波器电路202的PFD电路203的输出VpFD、回路滤波器电路202的DC输出Vlf以及提供给锁定检测电路204的PFD电路203的输出VLD。如图3的X1所示，当脉冲输入Vin2(或谐振电流Ior)的相位相对于脉冲输入Vin1领先时，回路滤波器电路202的DC输出Vlf幅度可以增加，并且锁定检测电路204可以响应于此。另一方面，如图3的X2所示，当脉冲输入Yin1(或驱动电压Vdrv)的相位相对于脉冲输入Vin2领先时，回路滤波器电路202的DC输出Vlf可以幅度降低，并且锁定检测电路204可以响应于此。
图4是用于解释脉冲输入Vin1和Vin2之间的相位误差的图。在图4中，纵坐标表示DC输出Vlf(任意单位)，横坐标表示脉冲输入Vin1和Vin2之间的相位误差
Figure BDA00002830690100111
图5说明了当DC输出Vlf是电源电压VCC的1/2时，相位误差
Figure BDA00002830690100112
是零(0)，而当DC输出Vlf从参考电压V1变化为参考电压V2时，开关频率fsw可以从最小值减去30％至最大值加上30％。
换句话说，图4说明了在脉冲输入Vin2(或者谐振电流Ior)的相位相对于脉冲输入Vin1(或者驱动电压Vdrv)领先的情况下，DC输出Vlf幅度可以增加，并且开关频率fsw可以增加。这种情况与开关频率fsw即刻小于谐振线圈Lr和谐振电感器Cr的谐振频率f0的状态相对应。另一方面，图4也示出了在脉冲输入Vin2(或者谐振电流Ior)的相位相对于脉冲输入Vin1(或者驱动电压Vdrv)滞后的情况下，DC输出Vlf幅度可以降低，并且开关频率fsw可以降低。后一种情况与开关频率fsw即刻高于谐振线圈Lr和谐振电容器Cr的谐振频率f0的状态相对应。
因此，反馈回路可以用于将脉冲输入Vin1和Vin2的上升沿相匹配，以便使得其间的相位差
Figure BDA00002830690100121
为零(0)，并且控制所述PLL电路20处于锁定状态。在这种锁定状态下，沿正方向的谐振电流Ior与节点N1处的驱动电压Vdrv的上升沿的过零可以实质上匹配。
图5是说明了转换器1-1的阻抗(Lr，Cr)特征imp和相位特征
Figure BDA00002830690100122
的图。在图5中，左侧纵坐标表示阻抗(dBΩ)，右侧纵坐标表示相位(度)，而横坐标表示频率(Hz)。图5说明了当开关频率fsw与谐振频率f0匹配时功率传输效率变为实质上最大，脉冲输入Vin1和Vin2之间的相位差
Figure BDA00002830690100123
是零(0)，并且阻抗特征imp是实质上最小。当fsw＞f0时会出现谐振电流Ior的相位滞后，并且当fsw＜f0时会出现谐振电流Ior的相位超前(或领先)。因此，从另一角度上看，可以认为将PLL电路20控制为处于锁定状态，以使脉冲输入Vin1和Vin2之间的相位差
Figure BDA00002830690100124
为零(0)。
图6是用于解释当谐振频率f0改变±20％时PLL电路20的操作的图。在图6中，纵坐标表示电压或电流幅度，而横坐标表示时间。图6说明了脉冲输入Vin1和Vin2、回路滤波器电路202的DC输出Vlf以及从节点N2流向谐振线圈Lr的谐振电流Ior，具有对每一个相应信号波形的零电平(或者参考电平)加以表示的五边形形状的尖端。可以在图中使用信号波形的零电平(或者参考电平)的这种表示。针对电压Vin1、Vin2和Vlf的纵坐标表示每一刻度5V(5V/div)，而针对谐振电流Ior的纵坐标表示每一刻度20A(20A/div)。图6中的横坐标表示每刻度50微秒(50μs/div)。在图6所示的示例中，可以通过将谐振线圈Lr的电感从47μH→68μH→30μH变化来将谐振频率f0从81kHz→65kHz→97kHz变化。根据图6可以确认：甚至当谐振频率f0急剧变化时PLL电路20也可以跟踪，只要保持提供给PFD电路203的脉冲输入Yin1和Vin2连续。
图7是用于解释脉冲插入或去除电路22和23的示例的电路图。为了方便起见，在图7中所示的比较器电路21和比较器24和25由集电极开路比较器形成，然而比较器电路21和比较器24和25可以由漏极开路比较器形成。在该示例中，脉冲插入或去除电路22可以由电阻器Rs1，并且脉冲插入或去除电路23可以由电阻器Rpu形成。
此外，在该示例中，包括电阻器Rs2和电容器Cs2在内的噪声滤波器可以如图7所示耦合至比较器电路21，以便给予比较器电路21滞后特性。例如，电阻器Rs2的电阻可以是1kΩ，并且电容器Cs的电容可以是1000pF。噪声滤波器可以用于防止比较器电路21对于大约在谐振电流Ior的过零时刻出现的噪声或失真做出响应。比较器电路21的滞后特性可以确定当负载31相对较小时PLL操作的限制。当PLL电路20在所述限制下操作时，可以通过自动地将脉冲输入Vin1设置为低电平、将脉冲输入Vin2设置为高电平、并且将DC输出Vlf设置为低电平，来控制开关频率fsw趋向最小值。
此外，在该示例中，限流器Ds1可以耦合至比较器电路21，以便防止当从电流检测电路16输出并且输入至比较器电路21的检测电压Vdet的动态范围是几mV至几V并且相对较大时比较器电路21出现饱和。
另外在该示例中，包括电阻器Rs1和电容器Cs1在内的噪声滤波器可以耦合至节点N1。由于提供了电阻器Rs2和电容器Cs2，驱动电压Vdrv的相位和谐振电流Ior的过零的相位在图2中可以略微不同。然而，可以通过分别调节电阻器Rs1的电阻和电容器Cs1的电容来抵消驱动电压Vdrv的相位与谐振电流Ior的过零的微小差异。
图7说明了插入的恢复脉冲是零脉冲(或者低电平脉冲)的示例。可以将脉冲插入或去除电路22和23的耦合反转，以便插入高电平脉冲恢复脉冲。当DC输出Vlf在图4中约0V至约V1或约V2至约Vcc的范围时，可以执行恢复脉冲插入操作，并且可以在其中PLL电路20操作在锁定状态下的大于V1和小于V2的范围内抑制恢复脉冲插入操作。驱动电压Vdrv可以与节点N2处的电压Vor成正比，而检测范围Vdet可以与谐振电流Ior成正比。
图8是用于解释针对转换器1-1的输出功率可以是500W(±Vo＝80V，负载31＝12.8Ω)、谐振线圈Lr的电感可以是47μH、且谐振电容器的电容可以是0.082μF的示例的恢复效果的图。在图8中，纵坐标表示电压或电流幅度，而横坐标表示时间。图8说明了脉冲输入Vin1和Vin2、回路滤波器电路202的DC输出Vlf、从节点N2流向谐振线圈Lr的谐振电流、转换器1-1的输出DC电压±Vo以及锁定检测电路204的输出Vlock。针对电压Vin1、Yin2、Vlf和Vlock的纵坐标表示每刻度50V(50V/div)，而针对谐振电流Ior的纵坐标表示每刻度20A(20A/div)。图8的横坐标说明了每刻度20微秒(20μs/div)。
在图8中，P1表示确定脉冲输入Vin1的相位相对于脉冲输入Vin2的相位大大超前、或者确定脉冲输入Yin2的相位相对于脉冲输入Vin1的相位大大延迟的时刻，DC输出Vlf急剧降低。Di1表示相对于脉冲输入Vin1插入的零脉冲。P2表示当响应于脉冲输入Vin2的上升沿DC输出Vlf开始恢复至原始电平的时间。
当开关频率是80kHz时，PFD电路203的恢复时间TR可以是30微秒或更少，并且当次级平滑电容器C1和C2的电容是100μF时，输出DC电压的降低±Vo可以是大约6％或以下。在可比拟的传统转换器中，因为在可比拟的传统转换器中的次级平滑电容器C1和C2的电容可以是1000μF或更高，输出的降低可以比6％小得多。
图9是用于解释转换器1-1的比较示例的图。为了方便起见，假设转换器1-1的比较示例在与图8可比拟的操作条件下操作，但是不执行恢复(也就是说，抑制了恢复功能)。图9说明了当不执行恢复时转换器1-1的比较示例的脉冲输入Yin1和Vin2、回路滤波器电路202的DC输出Vlf、从节点L2流向谐振线圈Lr的谐振电流Ior以及输出DC电压±Vo。从图9可以看出，因为不执行恢复，DC输出Vlf可以保持处于降低的电平，并且在转换器1-1的比较示例的输出DC电压±Vo中出现显著的降低。
图10是用于解释当在转换器1-1中脉冲输入Vin1的脉冲丢失时的恢复的图。在图10中，使用与图8中相同的名称和可比拟的操作条件。
在图10中，Dp表示已经丢失的脉冲输入Vin1的脉冲，而Di2表示相对于脉冲输入Vin2插入的脉冲。此外，P3表示确定脉冲输入Vin2的相位相对于脉冲输入Yin1的相位大大超前、或者确定脉冲输入Yin1的脉冲的相位相对于脉冲输入Yin2的相位大大延迟时，DC输出Vlf急剧降低。P4表示DC输出Vlf响应于脉冲输入Yin1的上升沿而开始恢复至原始值的时刻。
图11是用于解释转换器1-1的比较示例的图。为了方便起见，假设转换器1-1在与图10可比拟的操作条件下操作，但是不执行恢复。在图11中，使用与图9相同的名称。从图11中可以看出，因为不执行恢复，DC输出Vlf可以保持处于增加的电平，并且在转换器1-1的比较示例的输出DC电压±Vo中会出现显著的降低。
图12是用于解释当噪声混合到转换器1-1中的脉冲输入Vin1中时的恢复的图。在图12中，纵坐标表示电压或电流幅度，而横坐标表示时间。图12说明了脉冲输入Vin1和Yin2、从节点N2流向谐振线圈Lr的谐振电流Ior以及节点N2处的电压Vor。针对电压Vin1和Vin的纵坐标表示每刻度5V(5V/div)，针对谐振电流Ior的纵坐标表示每刻度20A(20A/div)，而针对电压Vor的纵坐标表示每刻度100V(100V/div)。图12中的横坐标表示每刻度20微秒(20μs/div)。
图12的操作条件与图8和图10的操作条件实质上相同。然而在图12中，通过将耦合电容器Cf(未示出)即刻连接在节点N2和图1中的脉冲插入或去除电路22的输出之间来对噪声混合进行仿真。例如，耦合电容器Cf的电容可以是10pF。可以即刻连接或者非永久地连接耦合电容器Cf，以便对非重复的(或者不可再现的)噪声或失真进行仿真。
在图12中，P5表示由于耦合电容器Cf的即刻连接导致的向脉冲输入Vin1叠加的尖峰噪声，而Di1表示相对于脉冲输入Vin1插入的零脉冲。从图12中可以看出在如Di1表示的零脉冲的插入之后，谐振电流Ior可以迅速恢复。
图13是用于解释转换器1-1的比较示例的图。为了方便起见，假设转换器1-1的比较示例在与图12可比拟的操作条件下操作，但是不执行恢复。在图13中，使用与图12相同的名称。从图13中可以看出，在由于耦合电容器Cf的即刻连接导致向脉冲输入Vin1叠加尖峰噪声之后，谐振电流Ior可能不会恢复至其原始电平。
图14是用于解释转换器1-1处于轻负载状态且PLL电路20处于开关频率fsw的最小值附近的锁定状态的操作的图，针对的情况是转换器1-1的输出功率可以是25W，谐振线圈Lr的电感可以是20μH，并且谐振电容器Cr的电容可以是10μF。在图14中，纵坐标表示电压或电流幅度，而横坐标表示时间。图14说明了脉冲输入Vin1和Vin2、回路滤波器电路202的DC输出Vlf、从节点N2流向谐振线圈Lr的谐振电流Ior以及转换器1-1的输出DC电压±Vo。针对电压Vin1、Vin2和Vlf的纵坐标表示每刻度5V(5V/div)，针对谐振电流Ior的纵坐标表示每刻度5A(5A/div)，以及输出DC电压±Vo的纵坐标表示每刻度50V(50V/div)。图14中的横坐标表示每刻度20微秒(20μs/div)。
图15是用于解释转换器1-1处于轻负载状态且PLL电路20处于开关频率fsw的最小值附近的锁定状态的操作的图，针对的情况是转换器1-1的输出功率可以是5W，谐振线圈Lr的电感可以是25μH，并且谐振电容器Cr的电容可以是10μF。在图15中，纵坐标表示电压或电流幅度，而横坐标表示时间。图8说明了脉冲输入Vin1和Vin2、回路滤波器电路202的DC输出Vlf、从节点N2流向谐振线圈Lr的谐振电流Ior、驱动电压Vdrv和锁定检测电路204的输出Vlock。针对电压Vin1、Vin2、Vlf和Vlock的纵坐标表示每刻度5V(5V/div)，针对谐振电流Ior的纵坐标表示每刻度5A(5A/div)，以及驱动电压Vdrv的纵坐标表示每刻度200V(200V/div)。图15中的横坐标表示每刻度20微秒(20μs/div)。因为在该示例中脉冲输入Vin1保持所述低电平、并且所述驱动电压Vdrv在保持在所述电平之前具有与脉冲输入Vin1类似的波形和相位，所以说明了驱动电压Vdrv。为了方便起见，可以将开关元件Q1的栅极电压看作是所述驱动电压Vdrv。
图16是用于解释在与图14可比拟的条件下处于轻负载状态下的转换器1-1的比较示例的操作的图，但是抑制了恢复功能。在图16中，使用与图14相同的名称。为了方便起见，图16说明了谐振电流Ior和驱动电压Vdrv。针对驱动电压Vdrv的坐标表示每刻度200V(50/div)。
图17是用于解释在与图15可比拟的条件下处于轻负载状态下的转换器1-1的比较示例的操作的图，但是抑制了恢复功能。在图17中，使用与图15相同的名称。为了方便起见，图17说明了谐振电流Ior和驱动电压Vdrv。针对驱动电压Vdrv的坐标表示每刻度200V(50/div)。
如可以从图14和图16的比较以及图15和17的比较看出的，与没有使用恢复功能的图15和17的那些相比较，在图14和15中的谐振电流Ior的峰值可以较低，并且噪声可能较低。
此外，对于转换器1-1的输出功率变成近似5W或更低、并且比较器电路21由于其滞后特性而停止操作的示例，可以将脉冲输入Vin2调节至高电平，可以将输出Vlock调节至低电平，并且DC输出Vlf可以下降至参考电压V1或以下，如图15所示。作为其结果，脉冲插入或去除电路23可以响应于比较器24的输出，将脉冲输入Vin1调节至低电平。换句话说，可以强制停止PLL操作，并且可以将开关频率fsw调节至最小值，以便减小开关损耗。因此，即使在输出可以是最大输出的1/100的轻负载状态下，也可以足够地控制转换器1-1的输出。
图18是用于解释重负载状态的转换器1-1和锁定状态下的PLL电路20的谐振操作的图，针对的情况是转换器1-1的输出功率可以是500W，谐振线圈Lr的电感可以是47μH，而谐振电容器Cr的电容可以是0.082μF。例如，AC电源可以提供100V/50Hz的AC电压ACIN，并且电压Vdc可以是140V。在图18中，纵坐标表示电压或电流幅度，而横坐标表示时间。图18说明了开关元件Q1的栅极电压Vg1、开关元件Q1的漏极电流Id1、开关元件Q2的栅极电压Vg2和开关元件Q2的漏极电流Id2。针对栅极电压Vg1的纵坐标表示每刻度100V(100V/div)，针对漏极电流Id1和Id2的纵坐标表示每刻度20A(20A/div)，以及针对栅极电压Vg2的纵坐标表示每刻度10V(10V/div)。图18的横坐标表示每刻度20微秒(20μs/div)。
图18中示出了栅极电压Vg1和Vg2来代替开关元件Q1和Q2的漏极-源极电压，因为漏极-源极电压具有包括噪声在内的更复杂波形，而栅极电压Vg1和Vg2具有与开关元件Q1和Q2的漏极-源极电压类似的波形。谐振电流Ior可以由Id1-Id2表示。
图19是用于解释重负载状态的转换器1-1和锁定状态下的PLL电路20的谐振操作的图，针对的情况是转换器1-1的输出功率可以是500W，谐振线圈Lr的电感可以是47μH，而谐振电容器Cr的电容可以是0.082μF。例如，AC电源可以提供220V/50Hz的AC电压ACIN，并且电压Vdc可以是310V。在图19中，使用与图18相同的名称。
图20是用于解释在与图18类似条件下重负载状态的转换器1-1的非谐振操作的图，但是其中谐振线圈Lr的电感可以是5μH，并且谐振电容器Cr的电容可以是100μF。
图21是用于解释在与图19类似的条件下重负载状态的转换器1-1的非谐振操作的图，但是其中谐振线圈Lr的电感可以是5μH，并且谐振电容器Cr的电容可以是100μF。
如从图18和20的比较以及图19和21的比较可以看出，与针对非谐振操作的图20和21中的那些相比，在针对谐振操作的图18和19中，漏极电流Id1和Id2的峰值可以较低、并且噪声可以较低。占空比越小，峰值越高，漏极电流Id1和Id2的每一个的有效值可以变得更大以增加功率损耗。可以看出，与图20和图21中的功率损耗相比较，图18和图19中的功率损耗可以较低。此外与图20和图21相比，图18和19中的开关损耗可以较小。
图19中的开关损耗可以略大于图18中的开关损耗，然而可以将漏极电流Id1和Id2的峰值保持近似恒定。因此，如图18中的情况那样，在图19的开关损耗和噪声中不存在急剧的增加。另一方面，图21中的开关损耗可以相当高，因为漏极电流Id1和Id2的峰值可以达到50A。图21中相当高的开关损耗可以使其难以适当地选择合适的开关元件Q1和Q2以及变压器电路13。
例如，谐振频率f0可以从80kHz增加到95kHz，以便减小栅极电压波形(Vg1和Vg2)漏极电流波形(Id1和Id2)之间不需要的重叠。然而，可能难以依赖于变化的负载31对转换器1-1的操作条件进行优化。
图22是用于解释脉冲插入或去除电路22和23的其他示例的电路图。在图22中，用相同的参考数字表示与图7中相应部件相同的部件，并且将省略其描述。
在图22中，可以将反相器电路250设置在比较器24和将电阻器Rs1和电容器Cs1相耦合的节点之间。此外，可以比较器电路21的反相输入端和非反相输入端的耦合从图7的耦合反转。换句话说，在图22中，将电阻器Rs2、电容器Cs2以及限流器Ds1相耦合的节点可以耦合至比较器电路21的反相输入端。另一方面，图22所示的比较器电路21的非反相输入端可以接地。
根据图22，可以执行PLL操作，以响应于驱动电压Vdrv的下降沿以及谐振电流沿负方向的过零来锁定PLL电路20。
图23是用于解释在与图18实质上相同的操作条件下重负载状态的转换器1-1的操作的图，不同之处在于使用图22中所示的脉冲插入或去除电路22和23来代替图7中所示的脉冲插入或去除电路22和23。在图23中，使用与图18相同的名称。从图23中可以看出可以在与图18类似的情况下实现低功率损耗和低开关损耗。
图24是用于说明根据本公开的至少一些实施例设置的功率转换器的另一个示例的方框图。在该示例中，功率转换器由半桥谐振高频感应加热反相器1-2形成。在图24中，用相同的参考数字表示与图1中的相应部件相同的部件，并且将省略其描述。
在图24中，可以在次级侧上产生高频AC输出，并且负载32可以包括谐振线圈Lr和谐振电阻器Rr。此外，反馈电路151可以响应于从电流检测电路14输出的检测电压Vdet，通过反馈信号向PWM控制电路17提供负反馈，从而调节脉冲宽度以便维持高频AC输出恒定，而与负载32的大小无关。反馈电路151可以包括输出改变函数，所述输出改变函数配置为响应于外部电平控制信号(或电压)Ccont来改变对于PWM控制电路17的负反馈。另外，为了改善AC电源的功率因子，与图1所示的转换器1-1的平滑电容器相比，可以将初级整流器电路11内的初级平滑电容器Cp的电容设置为相对较小。可以将整流过的DC电压Vdc的一部分提供给反馈电路15以便调节对于PWM控制电路17的可变负反馈，使得谐振电流Ior的包络可以变得与整流过的DC电压Vdc的包络类似。流过负载32的AC输出电流Iol可以变得等于谐振电流Ior。
反相器1-2采用半桥结构并且提供半桥驱动器电路12。然而，反相器1-2可以采用全桥结构，并且提供全桥驱动电路来代替半桥驱动电路12。
图25是用于解释当在反相器1-2中脉冲输入Yin2的脉冲丢失时的恢复的图。例如，AC电源可以提供100V/50Hz的AC电压ACIN，开关频率fsw可以是大于80kHz，初级平滑电容器Cp的电容可以是1μF，而谐振电容器Rr的电阻可以是1Ω。在图25中，横坐标表示电压或电流幅度，而横坐标表示时间。图25示出了整流过的DC电压Vdc、流过初级整流器电路11的电流Iac、脉冲输入Yin2、回路滤波器电路202的DC输出Vlf以及从节点N2流向谐振线圈Lr的谐振电流。针对电压Vdc、Vin2和Vlf的横坐标表示每刻度5V(5V/div)，针对电流Iac的纵坐标表示每刻度10A(10A/div)，而针对谐振电流Ior的纵坐标表示每刻度20A(20A/div)。图23中的横坐标表示每刻度2微秒(2ms/div)。
从图25中可以看出，DC输出Vlf和谐振电流Ior可以响应于脉冲输入Yin2中的脉冲丢失来降低，但是恢复过程可以将DC输出Vlf和谐振电流Ior迅速恢复至它们的原始电平。所述恢复时间可以是1毫秒或以下。所述功率因子可以是近似一(1)，并且反相器1-2的电流Iac可以包括小的谐波。
图26是用于解释反相器1-2的比较示例的图。为了方便起见，假设反相器1-2的比较示例在与图25可比拟的操作条件下操作，但是不执行恢复。在图26中，使用与图25相同的名称。从图26可以看出，在出现脉冲输入Vin2的脉冲丢失之后，DC输出Vlf和谐振电流Ior可以保持处于降低的电平，因为不执行恢复过程。因此，如从图26和图25的比较可以看出，可以在反相器1-2的这一比较示例的输出中出现显著的降低，因为输出电流Iol可以等于谐振电流Ior。
在一些示例实施例中，当通过PLL中的相位检测获得的滤波输出下降为小于第一参考电平时，去除对于所述PLL的第一和第二脉冲输入之一中的一个脉冲，并且响应于所述第一和第二脉冲输入之一相对于另一个的相位滞后，检测到PLL的解锁状态。另一方面，当所述滤波输出超过第二参考电平时，可以去除第一和第二脉冲输入的另一个的一个脉冲，并且响应于所述第一和第二脉冲输入之一相对于另一个的相位领先，检测所述PLL的解锁状态。然而，当通过PLL中的相位检测获得的滤波输出下降为小于第一参考电平时，可以去除对于PLL的第一和第二脉冲输入之一中的两个或更多个脉冲，并且可以响应于所述第一和第二脉冲输入之一相对于另一个的相位滞后来检测所述PLL的解锁状态。在这种情况下，当所述滤波输出超过第二参考电平时可以去除第一和第二脉冲输入的另一个的两个或更多个脉冲，并且可以响应于所述第一和第二脉冲输入中的一个相对于另一个的相位领先来检测所述PLL的解锁状态。
另外，在一些示例实施例中，当通过PLL中的相位检测获得的滤波输出下降为小于第一参考电平时，可以将一个或多个脉冲插入到至PLL的第一和第二脉冲输入之一中，并且响应于第一和第二脉冲输入中的一个相对于另一个的相位滞后来检测所述PLL的解锁状态。另一方面，当所述滤波输出超过第二参考电平时，可以将一个或多个脉冲插入到第一和第二脉冲输入的另一个中，并且响应于第一和第二脉冲输入中的一个相对于另一个的相位领先来检测所述PLL的解锁状态。
换句话说，脉冲插入或去除电路22和23可以相对于输入至PFD203的输入端子IN-1和IN-2的脉冲输入Vin1和Yin2来去除或插入一个或多个脉冲。因此，相对于脉冲输入Yin1或Yin2插入一个或多个脉冲可以包括插入一个或多个非零脉冲或高电平脉冲，并且不局限于向脉冲输入Yin1或Yin2插入一个或多个零脉冲或低电平脉冲，以实质上抵消或去除来自脉冲输入Vin1或Yin2的一个或多个脉冲。
图27是用于解释通过脉冲插入或去除电路22和23去除和插入脉冲的图。在图27中，为了简单起见，假设相对脉冲输入来去除或插入一个脉冲。如图27所示，如果回路滤波器电路202的DC输出Vlf小于参考电压V1，可以去除对于PFD203的输入端子IN-1的脉冲输入的一个脉冲，使得所述PFD电路203可以在PFD203的输入端子IN-2的下一个脉冲输入的上升沿将PLL电路20恢复或返回至锁定状态。如果回路滤波器电路202的DC输出Vlf大于参考电压V2，可以去除所述PFD203的输入端子IN-2的脉冲输入的一个脉冲，使得所述PFD电路203可以在PFD203的输入端子IN-1的下一个脉冲输入的上升沿将PLL电路20恢复和返回至锁定状态。
另一方面，如果回路滤波器电路202的DC输出Vlf小于参考电压V1，可以在连续脉冲的占空比变化的位置处在PFD203的输入端子IN-2的脉冲输入的两个连续脉冲之间插入(或添加)一个脉冲，使得PFD电路203可以在所插入的脉冲即刻之后的脉冲的上升沿将PLL电路20恢复和返回至锁定状态。如果回路滤波器电路202的DC输出Vlf大于参考电压V2，可以在连续脉冲的占空比变化的位置处在PFD电路203的输入端子IN-1的脉冲输入的两个连续脉冲之间插入(或添加)一个脉冲，使得所述PFD电路203可以在所插入脉冲即刻之后的脉冲的上升沿将所述PLL电路20恢复和返回至锁定状态。
图28是用于解释针对与图8可比拟的示例的恢复效果的图。在图28中，使用与图8相同的名称。从图28中可以看出，在连续脉冲的占空比变化的由虚线表示的位置Ap1处非零脉冲插入可以在相对较短的恢复时间将PLL电路20恢复至锁定状态。
图29是用于解释与图10可比拟的示例的恢复的图。在图29中使用与图10相同的名称。从图29中可以看出，在连续脉冲的占空比变化的由虚线表示的位置Ap2处非零脉冲插入可以在相对较短的恢复时间将PLL电路20恢复至锁定状态。
在该公开中对于术语“做出响应”或“响应于”的参考不局限于对于特定特征和/或结构的响应。一个特征也可以对于另一个特征和/或结构做出响应，并且也可以位于所述特征和/或结构内。此外，当在这里或所附权利要求中使用诸如“耦合”或“作出响应”或“响应于”或“通信”等的术语或短语时，这些术语应该被广泛地解释。例如，术语“耦合”可以表示针对使用所述短语的背景而合适的通信地、电学地和/或可操作地耦合。
本领域技术人员应认识到，上文详细描述了设备和/或工艺，此后使用工程实践来将所描述的设备和/或工艺集成到数据处理系统中是本领域的常用手段。也即，这里所述的设备和/或工艺的至少一部分可以通过合理数量的试验而被集成到数据处理系统中。本领域技术人员将认识到，典型的数据处理系统一般包括以下各项中的一项或多项：系统单元外壳；视频显示设备；存储器，如易失性和非易失性存储器；处理器，如微处理器和数字信号处理器；计算实体，如操作系统、驱动程序、图形用户接口、以及应用程序；一个或多个交互设备，如触摸板或屏幕；和/或控制系统，包括反馈环和控制电动机(例如，用于感测位置和/或速度的反馈；用于移动和/或调整分量和/或数量的控制电动机)。典型的数据处理系统可以利用任意合适的商用部件(如数据计算/通信和/或网络计算/通信系统中常用的部件)予以实现。
本公开所述的主题有时说明不同部件包含在不同的其他部件内或者不同部件与不同的其他部件相连。应当理解，这样描述的架构只是示例，事实上可以实现许多能够实现相同功能的其他架构。在概念上，有效地“关联”用以实现相同功能的部件的任意设置，从而实现所需功能。因此，这里组合实现具体功能的任意两个部件可以被视为彼此“关联”从而实现所需功能，而无论架构或中间部件如何。同样，任意两个如此关联的部件也可以看作是彼此“可操作地连接”或“可操作地耦合”以实现所需功能，且能够如此关联的任意两个部件也可以被视为彼此“能可操作地耦合”以实现所需功能。能可操作地耦合的具体示例包括但不限于物理上可连接和/或物理上交互的部件，和/或无线交互和/或可无线交互的部件，和/或逻辑交互和/或可逻辑交互的部件。
至于本文中任何关于多数和/或单数术语的使用，本领域技术人员可以从多数形式转换为单数形式，和/或从单数形式转换为多数形式，以适合具体环境和应用。为清楚起见，在此明确声明单数形式/多数形式可互换。
本领域技术人员应当理解，一般而言，所使用的术语，特别是所附权利要求中(例如，在所附权利要求的主体部分中)使用的术语，一般地应理解为“开放”术语(例如，术语“包括”应解释为“包括但不限于”，术语“具有”应解释为“至少具有”等)。本领域技术人员还应理解，如果意在所引入的权利要求中标明具体数目，则这种意图将在该权利要求中明确指出，而在没有这种明确标明的情况下，则不存在这种意图。例如，为帮助理解，所附权利要求可能使用了引导短语“至少一个”和“一个或多个”来引入权利要求中的特征。然而，这种短语的使用不应被解释为暗示着由不定冠词“一”或“一个”引入的权利要求特征将包含该特征的任意特定权利要求限制为仅包含一个该特征的发明，即便是该权利要求既包括引导短语“一个或多个”或“至少一个”又包括不定冠词如“一”或“一个”(例如，“一”和/或“一个”应当典型地被解释为意指“至少一个”或“一个或多个”)；在使用定冠词来引入权利要求中的特征时，同样如此。另外，即使明确指出了所引入权利要求特征的具体数目，本领域技术人员应认识到，这种列举应典型地解释为意指至少是所列数目(例如，不存在其他修饰语的短语“两个特征”典型地意指至少两个该特征，或者两个或更多该特征)。另外，在使用类似于“A、B和C等中至少一个”这样的表述的情况下，一般来说应该按照本领域技术人员通常理解该表述的含义来予以解释(例如，“具有A、B和C中至少一个的系统”应包括但不限于单独具有A、单独具有B、单独具有C、具有A和B、具有A和C、具有B和C、和/或具有A、B、C的系统等)。在使用类似于“A、B或C等中至少一个”这样的表述的情况下，一般来说应该按照本领域技术人员通常理解该表述的含义来予以解释(例如，“具有A、B或C中至少一个的系统”应包括但不限于单独具有A、单独具有B、单独具有C、具有A和B、具有A和C、具有B和C、和/或具有A、B、C的系统等)。本领域技术人员还应理解，实质上任意表示两个或更多可选项目的转折连词和/或短语，无论是在说明书、权利要求书还是附图中，都应被理解为给出了包括这些项目之一、这些项目任一方、或两个项目的可能性。例如，短语“A或B”应当被理解为包括“A”或“B”、或“A和B”的可能性。
尽管已经在此公开了多个方案和实施例，但是本领域技术人员应当明白其他方案和实施例。这里所公开的多个方案和实施例是出于说明性的目的，而不是限制性的，本公开的真实范围和精神由所附权利要求表征。

Claims (20)

1.一种转换器，包括：
PLL锁相环电路，所述PLL电路包括检测器电路、锁定检测电路、滤波器电路和振荡器电路，其中所述检测器电路配置为检测第一脉冲输入和第二脉冲输入之间的相位误差，并且产生对所检测的相位误差加以表示的误差信号，所述滤波器电路配置为对所述误差信号进行滤波，并且提供滤波误差信号，所述锁定检测电路配置为响应于所述误差信号检测所述PLL电路的锁定状态或解锁状态，并且所述振荡器电路配置为响应于滤波误差信号产生振荡器输出信号；
脉冲控制电路，配置为接收所述振荡器输出信号和反馈信号，并且响应于所述振荡器输出信号和反馈信号产生驱动信号；
比较器电路，配置为接收和评估所述滤波误差信号，以确定所述滤波误差信号何时下降至第一参考电平以下或超过大于第一参考电平的第二参考电平；以及
脉冲去除电路，配置为接收所述驱动信号，并且响应于所述驱动信号提供第一脉冲输入，并且也配置为从变压器电路的初级侧接收谐振电流测量值，并且响应于所述谐振电流测量值来提供第二脉冲输入，
其中所述脉冲去除电路配置为当所述比较器电路检测到所述滤波误差信号下降至第一参考电平以下时去除第一和第二脉冲输入之一中的一个脉冲，并且所述锁定检测电路响应于由所述检测器电路检测的所述第一和第二脉冲输入之一相对于所述第一和第二脉冲输入的另一个的相位滞后来检测所述解锁状态，
其中所述脉冲去除电路配置为当所述比较器电路检测到所述滤波误差信号超过第二参考电平时去除所述第一和第二脉冲输入的另一个中的一个脉冲，并且所述锁定检测电路响应于由所述检测器电路检测的所述第一和第二脉冲输入之一相对于所述第一和第二脉冲输入的另一个的相位超前来检测所述解锁状态。
2.根据权利要求1所述的转换器，还包括：
第二比较器电路，配置为向所述脉冲去除电路提供边沿触发脉冲信号，所述边沿触发脉冲信号具有大约在所述谐振电流测量值的谐振电流的过零时刻出现的边沿。
3.根据权利要求1所述的转换器，还包括：
反馈电路，配置为响应于来自所述变压器电路的次级侧的输出来向所述脉冲控制电路提供反馈信号。
4.根据权利要求1所述的转换器，还包括：
反馈电路，配置为响应于所述谐振电流测量值来向所述脉冲控制电路提供所述反馈信号。
5.根据权利要求4所述的转换器，其中所述反馈电路包括输出改变功能以响应于外部信号来改变所述反馈信号。
6.根据权利要求1所述的转换器，其中所述变压器电路的次级侧与向负载施加的DC输出相对应。
7.根据权利要求1所述的转换器，其中所述变压器的次级侧与向负载施加的AC输出相对应。
8.根据权利要求1所述的转换器，还包括：
开关电路，所述开关电路配置为通过按照驱动信号的开关频率进行交替地开关，来驱动所述变压器电路的初级侧向所述次级侧传输功率，
其中所述PLL电路配置为适配PLL操作以实质上将所述开关频率与所述转换器的谐振频率相匹配。
9.根据权利要求8所述的转换器，还包括：
第二比较器电路，配置为向所述脉冲去除电路提供第一边沿触发脉冲信号，所述第一边沿触发脉冲信号具有大约在所述谐振电流测量值的谐振电流的过零时刻出现的边沿，
其中所述脉冲控制电路产生第二边沿触发脉冲信号作为所述驱动信号，所述第二边沿触发脉冲信号具有与所述第一边沿触发脉冲信号的相位实质上匹配的相位。
10.一种用于控制转换器的方法，所述方法包括：
由脉冲去除电路从脉冲控制电路接收驱动信号，并且响应于此提供第一脉冲输入；
由所述脉冲去除电路从变压器电路的初级侧接收谐振电流，并且响应于此提供第二脉冲输入；
由比较器电路检测PLL锁相环电路的滤波误差信号何时下降至第一参考电平以下，并且响应于此使第一控制信号有效；
由所述比较器电路检测所述PLL电路的滤波误差信号何时超过大于所述第一参考电平的第二参考电平，并且响应于此使第二控制信号有效；
由所述PLL电路的锁定检测电路，响应于第一和第二脉输入之一相对于所述第一和第二脉冲输入的另一个的相位滞后或相位超前来检测所述PLL电路的解锁状态，并且响应于此使解锁检测信号有效；
当所述第一控制信号和所述解锁检测信号都有效时，由所述脉冲去除电路基于控制信号和来自所述PLL电路的锁定检测信号来去除所述第一和第二脉冲输入之一中的一个脉冲；以及
当所述第二控制信号和所述解锁信号都有效时，由所述脉冲去除电路基于控制信号和来自所述PLL电路的锁定检测信号来去除所述第一和第二脉冲输入的另一个中的一个脉冲。
11.根据权利要求10所述的方法，还包括：
从第二比较器电路向所述脉冲去除电路提供边沿触发脉冲信号，所述边沿触发脉冲信号具有大约在所述谐振电流的过零时刻出现的边沿。
12.根据权利要求10所述的方法，还包括：
响应于来自所述变压器电路的次级侧的输出，从反馈电路向所述脉冲控制电路提供反馈信号。
13.根据权利要求10所述的方法，还包括：
响应于所述谐振电流，从反馈电路向所述脉冲控制电路提供反馈信号。
14.根据权利要求13所述的方法，其中提供反馈信号包括：通过所述反馈电路的输出改变功能，响应于外部信号来改变所述反馈信号。
15.根据权利要求10所述的方法，还包括：向负载施加与所述变压器电路的次级侧相对应的DC输出。
16.根据权利要求10所述的方法，还包括：向负载施加与所述变压器的次级侧相对应的AC输出。
17.根据权利要求10所述的方法，还包括：
通过响应于来自所述脉冲控制电路的驱动信号来选择性地激励开关电路，向所述变压器电路的次级侧传输功率；以及
由所述PLL电路适配PLL操作，以实质上将所述开关电路的开关频率与所述转换器的谐振频率相匹配。
18.根据权利要求17所述的方法，还包括：
从第二比较器电路向所述脉冲去除电路提供第一边沿触发脉冲信号，所述第一边沿触发脉冲信号具有大约在所述谐振电流的过零时刻出现的边沿；以及
产生第二边沿触发脉冲信号作为来自所述脉冲控制电路的所述驱动信号，所述第二边沿触发脉冲信号具有与所述第一边沿触发脉冲信号的相位实质上匹配的相位。
19.一种用于对包括PLL锁相环在内的转换器进行控制的方法，所述方法包括：
当通过PLL中的相位检测获得的滤波输出下降至第一参考电平以下时，去除到所述PLL的第一和第二脉冲输入之一中的一个脉冲，并且响应于所述第一和第二脉冲输入之一相对于另一个的相位滞后来检测所述PLL的解锁状态；以及
当所述滤波输出超过第二参考电平时，去除所述第一和第二脉冲输入的另一个中的一个脉冲，并且响应于所述第一和第二脉冲输入之一相对于所述另一个的相位超前来检测所述PLL的解锁状态。
20.根据权利要求19所述的方法，其中通过向所述第一和第二脉冲输入之一或另一个插入零脉冲或低电平脉冲，以下操作中的至少一个去除了一个脉冲：去除所述第一和第二脉冲输入之一中的一个脉冲和去除所述第一和第二脉冲输入的另一个中的一个脉冲。
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