CN103023503B - 一种流水线型模数转换器 - Google Patents

Abstract

本发明提供一种流水线型模数转换器，属于集成电路（IC）设计技术领域。该流水线型模数转换器（ADC）至少包括：采样保持器、多个逐级连接的增益数模转换器、时钟发生器、基准信号发生器、以及数字编码器；其中，至少采样保持器和多个增益数模转换器被大致环形地布局设置以包围形成中间区域；时钟发生器和基准信号发生器被设置在所述中间区域，以使时钟发生器和基准信号发生器分别以星形连接方式向周围的采样保持器和多个增益数模转换器提供相应的信号输入。该流水线型ADC性能优越，尤其适用于高速/高精度应用。

Description

一种流水线型模数转换器

技术领域

本发明属于集成电路（IC）设计技术领域，涉及一种其主要功能模块以环形布局的流水线型（pipelined）模数转换器（ADC，或称为A/D转换器）。

背景技术

模数转换器（ADC）可以将连续变化的模拟信号转变为数字信号输出，为数字信号处理提供信号源，因此，ADC作为数字系统的不可缺少的部件之一，在数字化和集成化的电子系统中被广泛使用。

ADC的重要参数之一是转换的精度（也称为分辨率），通常用输出的数字信号的位数的多少表示；ADC能够准确输出的数字信号的位数越多，表示ADC能够分辨输入信号的能力越强，ADC的性能也就越好，使用该数字信号进行数字信号处理的结果也越准确。ADC的另一个重要参数是转换速度,通常以每秒钟可以对输入模拟信号进行采样和转换的点数来衡量。ADC的其他重要参数包括芯片面积、以及功耗等。由于ADC基本是在芯片上集成地制造形成，因此需要对其进行版图布局并衡量其芯片面积指标；ADC所占用的面积越小，功耗越低,越受工业界欢迎。

目前，业界追求在精度、速度、芯片面积和功耗等方面不断努力提高ADC的性能。

其中，流水线型ADC是ADC目前普遍采用的一种结构，其主要特点是，通过信号分步转换的方式，获取速度、精度的提高以及芯片面积和功耗的降低；流水线型ADC在视频处理、无线通信、仪器仪表等领域发挥了非常重要的作用。

但是，在现代高速/高精度ADC应用中，由于半导体器件和布线的寄生参数（寄生电阻/电容）越来越不容忽视，流水线型ADC的版图布局对其性能指标有着越来越重要的影响。传统的版图布局在现今ADC速度和精度不断提升的情况下已显示其局限性，甚至在某种程度上成为制约流水线型ADC性能进一步提升的瓶颈。

针对这种情况，从流水线型ADC的版图布局方面着手，进一步提升流水线型ADC的性能。

发明内容

本发明的目的在于，提高流水线型ADC的性能。

为实现以上目的或者其他目的，本发明提供一种流水线型模数转换器，其至少包括：

n个逐级连接的增益数模转换器（22-1，…，22-n），

时钟发生器（240），

基准信号发生器（250），以及

数字编码器（260）；

其中，至少n个增益数模转换器（22-1，…，22-n）被大致环形地布局设置，以包围形成中间区域（290）；所述时钟发生器（240）和基准信号发生器（250）被设置在所述中间区域（290），以使所述时钟发生器（240）和基准信号发生器（250）分别以星形连接方式向周围的所述采样保持器（210）和n个增益数模转换器（22-1，…，22-n）提供相应的信号输入；

其中，n为大于或等于2的整数。

按照本发明一实施例的流水线型模数转换器，其中，所述流水线型模数转换器还包括用于供电的电源总线（270），所述电源总线（270）被大致环形地布局设置以将所述采样保持器（210）和n个逐级连接的增益数模转换器（22-1，…，22-n）包围在其中。在该实施例中，电源总线也实现了以“外环”布局方式向各级MDAC等供电，有利于缩短供电布线的总体长度，减小了寄生电阻/电容，各级MDAC所对应供电布线的长度相对更加均匀一致，有利于提升流水线型ADC的性能。

在之前所述任一实施例的流水线型模数转换器中，所述电源总线（270）可以为正方形或长方形的环形布置。

按照本发明又一实施例的流水线型模数转换器，其中，所述流水线型模数转换器还包括采样保持器（210），外部的模拟信号从所述采样保持器（210）输入，所述采样保持器（210）输出信号至第一级的增益数模转换器（22-1）。

按照本发明还一实施例的流水线型模数转换器，其中，所述流水线型模数转换器还包括：用于将增益数模转换器（22-n）输出的残余电压信号转换为最低位的闪速模数转换器（230）；

所述闪速模数转换器（230）、采样保持器（210）和n个逐级连接的增益数模转换器（22-1，…，22-n）被大致环形地布局设置，以包围形成所述中间区域（290）。

在之前所述任一实施例的流水线型模数转换器中，所述采样保持器（210）、n个增益数模转换器（22-1，…，22-n）和闪速模数转换器（230）按照信号流走向依次邻接设置，并且所述采样保持器（210）和闪速模数转换器（230）首尾邻接构成环形。

按照本发明又一实施例的流水线型模数转换器，其中，所述采样保持器（210）、和n个增益数模转换器（22-1，…，22-n）按照信号流走向依次邻接设置，所述采样保持器（210）与最后一级的增益数模转换器（22-n）首尾邻接构成环形。

在之前所述任一实施例的流水线型模数转换器中，所述环形可以为长方形的环形或正方形的环形。

在之前所述任一实施例的流水线型模数转换器中，所述时钟发生器（240）和基准信号发生器（250）可以置放在中间区域290的中心区域位置。

在之前所述任一实施例的流水线型模数转换器中，所述电源总线（270）通过供电布线向采样保持器（210）、n个增益数模转换器（22-1，…，22-n）、时钟发生器（240）、基准信号发生器（250）和数字编码器（260）供电。

在之前所述任一实施例的流水线型模数转换器中，所述数字编码器（260）被布局设置在所述中间区域（290）之外。

本发明的技术效果是，通过将采样保持器和n个增益数模转换器等环形布局，并将基准信号发生器和时钟发生器置于该环形中间，从而可以方便地实现基准信号发生器或时钟发生器与采样保持器、n个增益数模转换器之间的星形连接。这种环形布局方式和星形连接方式有利于进一步缩小ADC的芯片面积；并且，时钟布线的总体长度和基准电压布线的总体长度均可以减小，从而减小了布线的寄生电阻/电容；尤其可以提高各时钟布线之间的长度均匀性和一致性，也可以提供基准电压布线之间的长度均匀性和一致性，改善提供给各模块的时钟信号、基准电压信号等的品质，大大提升流水线型ADC的整体性能，非常适用于高速/高精度应用。

附图说明

从结合附图的以下详细说明中，将会使本发明的上述和其他目的及优点更加完全清楚，其中，相同或相似的要素采用相同的标号表示。

图1是传统的流水线型ADC的结构示意图。

图2是按照本发明一实施例的流水线型ADC的结构示意图。

具体实施方式

下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。容易理解，根据本发明的技术方案，在不变更本发明的实质精神下，本领域的一般技术人员可以提出可相互替换的其他实现方式。因此，以下具体实施方式以及附图仅是对本发明的技术方案的示例性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限定或限制。

下面的描述中，为描述的清楚和简明，并没有对图中所示的所有多个部件进行详细描述。附图中示出了多个部件为本领域普通技术人员提供本发明的完全能够实现的公开内容。对于本领域技术人员来说，许多部件的操作都是熟悉而且明显的。

图1所示为传统的流水线型ADC的结构示意图。在图1中，其主要示出了各模块的版图布局结构以及信号输入方式。在该实施例中，流水线性ADC10主要包括采样保持器（S/H）110、n个逐级连接的增益数模转换器（12-1，…，12-n）、闪速模数转换器（FlashADC）130、时钟发生器（ClockGenerator）140、基准信号发生器（ReferenceGenerator）150、数字编码器（DigitalEncoder）160以及电源总线170。在工作时，模拟信号从采样保持器110输入，采样保持器110将该模拟信号进行采样并随后保持其电压值直至下一个采样点，通过采样保持器110，可以将连续的模拟信号转换成断续的采样保持数值，以便其后进行数字化处理；采样保持器110处理后得到的离散信号进一步输出至第一级的增益数模转换器（MultiplierDigitaltoAnalogConverter，MDAC）12-1，进而分别在MDAC12-1、…、12-n中将该离散信号进行分级量化，产生一串数字码，该数字码按信号流向由高位向低位推演，例如，在1.5位/级流水线型ADC结构中每级MDAC贡献出一位数字输出；闪速模数转换器130作为最后一级，其可以将MDAC输出的残余（Residual）电压信号转换为最低位（LSB），从而给出流水线型ADC10的最低位(最低一位或数位)；进一步，这些数字输出经过具有延迟对准和数字校正功能的数字编码器160处理后，输出整个流水线型ADC10的最终输出结果，即数字信号输出。

图1所示的流水线型ADC10在以上示意说明的工作过程中，必须通过时钟发生器140向S/H110、各级MDAC（12-1，…，12-n）、闪速模数转换器130以及数字编码器160提供时钟信号，同时必须通过基准信号发生器150向S/H110、各级MDAC（12-1，…，12-n）、闪速模数转换器130以及数字编码器160提供诸如基准电压信号，当然也必须同时通过电源总线170向各个工作模块供电。

图1所示的流水线型ADC10在进行版图布局时，其主要功能模块，例如，S/H110、n个逐级连接的增益数模转换器（12-1，…，12-n）、闪速模数转换器130，按照被处理的信号流顺序大致呈“一”字形依次排开；其辅助功能模块，例如，时钟发生器140、基准信号发生器150、数字编码器160以及电源总线170，分布在该“一”字形两旁，以方便向各主要功能模块提供信号输入。具体地，如图1所示，时钟发生器140所输出的时钟以总线形式依次向各级提供时钟，一般地，由于S/H110对时钟抖动（ClockJitter）要求较高，故时钟发生器140相对被排置在靠近S/H110的一端，级数越高的MDAC，离时钟发生器140越远，闪速模数转换器130相对时钟发生器140最远布置；同时，基准信号发生器150所产生的基准电压也以总线形式向各级提供基准电压，一般地，由于前级MDAC的重要性较高，基准信号发生器150通常置放在前级MDAC旁边，例如，相对靠近MDAC12-1；电源总线170也以“一”字形布线方式基本平行布置，以总线方式按顺序向各级MDAC提供电源电压（VDD/VSS），同时也向其他模块（例如，时钟发生器140、基准信号发生器150、数字编码器160）提供电源电压。

图1所示实施例的流水线型ADC10以类似图1方式进行布局设计时，虽然有可能在减小芯片面积、缩短布线长度等方面存在一定优势，但是，随着ADC在速度/精度等方面的不断提高，越来越突出以下几方面的问题：

第一，时钟驱动的布线随MDAC的级数的增加而加长，负载的增加（由布线的寄生电阻/电容引起）导致时钟延迟，并且时钟延迟随MDAC级数增加而增长，时序的匹配/控制难度增加，尤其在高速应用的情形下；

第二，基准电压的布线随MDAC级数的增加而加长，负载的增加（由布线的寄生电阻/电容引起）导致基准电压驱动源的输出阻抗增加，从而加增大了基准电压上的噪声（主要由时钟脉冲引起），由于越到后级，布线阻抗相对越大，这将直接导致各级基准电压的不均匀，直接影响ADC的精度；

第三，电源总线170对各级MDAC和闪速模数转换器130的供电布线也存在上述问题，也即各级MDAC和闪速模数转换器130所对应的供电布线的长度非常不一致，级数越高，供电布线的寄生电阻越大，从而引起压降以及电源噪声（主要由于时钟脉冲引起）的增加。

以上问题直接限制了流水线型ADC10的精度的提高，进而限制了其在高速/高精度情形的应用。

在专利申请号为Cn201010018158.3、名称为“一种电荷耦合流水线型模数转换器的版图结构”的专利中，也揭示了类似以上图1的版图布局结构，其同样也存在类似的问题。

图2所示为按照本发明一实施例的流水线型ADC的结构示意图。为至少解决以上图1所示实施例的流水线型ADC10中的问题，对流水线型ADC的版图布局进行了改进设置。如图2所示，流水线型ADC20主要地包括n个逐级连接的增益数模转换器（22-1，…，22-n）、时钟发生器（ClockGenerator）240、基准信号发生器（ReferenceGenerator）250、数字编码器（DigitalEncoder）260以及电源总线270，其中，n为大于或等于2的整数，例如，n≥4。在该实施例中，其还可以包括采样保持器（S/H）210、闪速模数转换器（FlashADC）230；在工作时，模拟信号从采样保持器210输入，采样保持器210将该模拟信号进行采样并随后保持其电压值直至下一个采样点，通过采样保持器210，可以将连续的模拟信号转换成断续的采样保持数值，以便其后进行数字化处理；闪速模数转换器230作为最后一级，其可以将MDAC输出的残余电压信号转换为最低位（LSB），从而给出流水线型ADC20的最低位。其中，增益数模转换（MDAC）的按照信号流速顺序逐级连接，其具体的个数与流水线型ADC20的级数有关，因此，其不是限制性的，例如，可以在4-12的范围内选择。

需要理解的是，在其他实施例中，也可以不采用闪速模数转换器230，而采用另一个MDAC（例如，MDAC22-（n+1））来输出最低位。在还一其他实施例中，也可以不采用采样保持器210，外部模拟信号从第一级的MDAC22-1输入，第一级的MDAC22-1完成采样保持功能。

继续如图2所示，S/H210、n个增益数模转换器（22-1，…，22-n）、闪速模数转换器130在版图设计时，可以以大致环形方式布局设置，在该实施例中，在物理布局上，S/H210、n个增益数模转换器（22-1，…，22-n）、闪速模数转换器130按照信号流方向依次邻接布局并且使S/H210与闪速模数转换器230首尾邻接，因此，S/H210、n个增益数模转换器（22-1，…，22-n）、闪速模数转换器130包围形成了一个相对封闭的中间区域290。

在其他实施例中，在流水线型ADC20中不设置闪速模数转换器230时，S/H210可以与作为最后一级的MDAC22-n首尾邻接，从而形成环形结构。在还一其他实施例中，在流水线型ADC20中不设置S/H210时，第一级的MDAC22-1可以与作为最后一级的MDAC22-n首尾邻接，从而形成环形结构。

在该实施例中，S/H210、n个增益数模转换器（22-1，…，22-n）、闪速模数转换器230依次首尾邻接所构成的环形可以为长方形状的环形，其也可以是正方形、圆形或菱形形状的环形等，其具体形状不受图示实施例限制；具体地，可以选择地设置为正方形或长方形形状的环形。中间区域290的具体形状也不受图示实施例的形状限制。

进一步，中间区域290用来置放时钟发生器240和基准信号发生器250，因此，可以设置中间区域290的面积以使其至少可以用来置放时钟发生器240和基准信号发生器250。时钟发生器240和基准信号发生器250在中间区域290中的具体安排布局不是限制性的，在一实施例中，时钟发生器240和基准信号发生器250可以趋于置放在中间区域290的中心区域位置，以使钟发生器240至S/H210、n个增益数模转换器（22-1，…，22-n）、闪速模数转换器130的时钟布线（如图2中虚线箭头所示）的长度的一致性更好，以及使基准信号发生器250至S/H210、n个增益数模转换器（22-1，…，22-n）、闪速模数转换器230的基准电压布线（如图2中实线箭头所示）的长度的一致性更好。

如图2所示，时钟发生器240和基准信号发生器250被设置在中间区域290中时，其可以以行星布线的方式、向四周的环形布置的主要功能模块（S/H210、n个增益数模转换器（22-1，…，22-n）、闪速模数转换器230）发散布线连接，即以时钟发生器240为中心，与S/H210、n个增益数模转换器（22-1，…，22-n）、闪速模数转换器130之间形成星形连接方式的时钟布线（如图2中虚线箭头所示），向各级提供时钟信号输入；基准信号发生器250与S/H210、n个增益数模转换器（22-1，…，22-n）、闪速模数转换器230之间形成星形连接方式的基准电压布线（如图2中实线箭头所示），向各级提供基准电压信号输入。

以上实施例的S/H210、n个增益数模转换器（22-1，…，22-n）、闪速模数转换器230、时钟发生器240和基准信号发生器250的布局方式，时钟布线的总体长度减小，基准电压布线的总体长度减小，从而减小了布线的寄生电阻/电容；并且，连接每个主要功能模块所对应的星形分布的时钟布线或基准电压布线的长度相对均匀一致，不会出现级数越高，时钟布线或基准电压布线的长度越长的现象，从而，改善了各模块（S/H210、n个增益数模转换器（22-1，…，22-n）、闪速模数转换器230）的时钟一致性以及基准电压输出阻抗的一致性，可以避免以上图1所示实施例的第一方面和第二方面的问题，大大提高流水线型ADC的性能（例如，提高其精度和速度）。

进一步如图2所示，在该实施例中，电源总线270设置在环形的采样保持器210、增益数模转换器（22-1，…，22-n）和闪速模数转换器230的外围，其大致环形地布局设置以将采样保持器210和n个增益数模转换器（22-1，…，22-n）、闪速模数转换器230包围在其中。电源总线270的环形结构可以为正方形状环形，其也可以是正方形、圆形或菱形形状的环形等，其具体形状不受图示实施例限制。环形的电源总线270可以向采样保持器210、n个增益数模转换器（22-1，…，22-n）、闪速模数转换器230、时钟发生器240和基准信号发生器250进行供电布线（图2中未示出），以对它们进行供电。在一实施例中，电源总线270的环形结构可以与采样保持器210和n个增益数模转换器（22-1，…，22-n）和闪速模数转换器230布局构成的环形结构的形状相匹配，从而使电源总线270的供电布线总体长度减小。

电源总线270的布局方式也可以进一步减小芯片面积，也减少了流水线型ADC20中的供电布线的总体长度，减小了寄生电阻/电容，直接改善了每个子模块所获得的电源电压的品质，也减少了电路噪声以及布线的寄生参数引起的性能缺失。同时，图2所示实施的流水线型ADC20不会出现级数越高，供电布线的长度越长的现象，从而，改善了各模块（S/H210、n个增益数模转换器（22-1，…，22-n）、闪速模数转换器230）的供电布线的电阻的一致性，可以避免以上图1所示实施例的第三方面的问题。

进一步，可选地，如图2所示，数字编码器260设置在电源总线270的环形之外，因此，数字编码器260至少是被布局设置在所述中间区域（290）之外。电源总线270与数字编码器260之间以供电布线连接，实现对数字编码器260供电。各级MDAC和闪速模数转换器230的输出信号输入至数字编码器260，数字编码器260具有延迟对准和数字校正功能，最后输出相对准确的数字信号。

需要理解的是，在以上实施例中，各个功能模块（诸如采样保持器210、增益数模转换器、闪速模数转换器230、时钟发生器240、基准信号发生器250和数字编码器260）的内部具体电路结构不是限制性的。

以上例子主要说明了本发明的流水线型ADC。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims (12)

1.一种流水线型模数转换器，其至少包括：

n个逐级连接的增益数模转换器（22-1，…，22-n），

时钟发生器（240），

基准信号发生器（250），以及

数字编码器（260）；

其特征在于，至少所述n个增益数模转换器（22-1，…，22-n）被大致环形地布局设置，以包围形成中间区域（290）；所述时钟发生器（240）和基准信号发生器（250）被设置在所述中间区域（290），以使所述时钟发生器（240）和基准信号发生器（250）分别以星形连接方式向周围的采样保持器（210）和n个增益数模转换器（22-1，…，22-n）提供相应的信号输入；

其中，n为大于或等于2的整数。

2.如权利要求1所述的流水线型模数转换器，其特征在于，所述流水线型模数转换器还包括用于供电的电源总线（270），所述电源总线（270）被大致环形地布局设置以将所述采样保持器（210）和n个逐级连接的增益数模转换器（22-1，…，22-n）包围在其中。

3.如权利要求2所述的流水线型模数转换器，其特征在于，所述电源总线（270）为正方形或长方形的环形布置。

4.如权利要求2所述的流水线型模数转换器，其特征在于，所述流水线型模数转换器还包括采样保持器（210），外部的模拟信号从所述采样保持器（210）输入，所述采样保持器（210）输出信号至第一级的增益数模转换器（22-1）。

5.如权利要求4所述的流水线型模数转换器，其特征在于，所述流水线型模数转换器还包括：用于将增益数模转换器（22-n）输出的残余电压信号转换为最低位的闪速模数转换器（230）；

所述闪速模数转换器（230）、采样保持器（210）和n个逐级连接的增益数模转换器（22-1，…，22-n）被大致环形地布局设置，以包围形成所述中间区域（290）。

6.如权利要求5所述的流水线型模数转换器，其特征在于，所述采样保持器（210）、n个增益数模转换器（22-1，…，22-n）和闪速模数转换器（230）按照信号流走向依次邻接设置，并且所述采样保持器（210）与闪速模数转换器（230）首尾邻接构成环形。

7.如权利要求6所述的流水线型模数转换器，其特征在于，所述环形为长方形的环形或正方形的环形。

8.如权利要求4所述的流水线型模数转换器，其特征在于，所述采样保持器（210）、和n个增益数模转换器（22-1，…，22-n）按照信号流走向依次邻接设置，所述采样保持器（210）与最后一级的增益数模转换器（22-n）首尾邻接构成环形。

9.如权利要求1或2或4所述的流水线型模数转换器，其特征在于，所述时钟发生器（240）和基准信号发生器（250）置放在中间区域290的中心区域位置。

10.如权利要求4所述的流水线型模数转换器，其特征在于，所述电源总线（270）通过供电布线向采样保持器（210）、n个增益数模转换器（22-1，…，22-n）、时钟发生器（240）、基准信号发生器（250）和数字编码器（260）供电。

11.如权利要求1所述的流水线型模数转换器，其特征在于，所述数字编码器（260）被布局设置在所述中间区域（290）之外。

12.如权利要求1所述的流水线型模数转换器，其特征在于，所述流水线型模数转换器还包括采样保持器（210），外部的模拟信号从所述采样保持器（210）输入，所述采样保持器（210）输出信号至第一级的增益数模转换器（22-1）。