CN103018515A

CN103018515A - 一种具有无缝测量能力的数字示波器

Info

Publication number: CN103018515A
Application number: CN2012105318806A
Authority: CN
Inventors: 蒋俊; 叶芃; 赵勇; 侯淼林
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2012-12-12
Filing date: 2012-12-12
Publication date: 2013-04-03
Anticipated expiration: 2032-12-12
Also published as: CN103018515B

Abstract

本发明一种具有无缝测量能力的数字示波器，通过进一步改进数字示波器的体系结构，优化数字示波器的处理机制，使其同时满足无缝采集存储、无缝数据处理和无缝图像显示的要求。即在现有高波形捕获率数字示波器数据处理任务软、硬件分工，并行执行的体系结构基础上，进一步改进采集存储、数据处理和图像显示三个模块，提出了一种可根据前端ADC采样速率和无缝测量要求，自动在后端FPGA中合理配置采集存储器和数据处理器资源、优化数据存取和处理机制、改进图像显示方式的新型数字示波器，该数字示波器在更大程度上提高了波形捕获率，彻底消除了测量缝隙，真正具备了无缝测量能力。

Description

一种具有无缝测量能力的数字示波器

技术领域

本发明属于数字示波器技术领域，更为具体地讲，涉及一种具有无缝测量能力的数字示波器。

背景技术

近年来，随着高速取样及其相关技术的快速进步，以数字示波器为代表的数字化时域测试仪器得到了长足发展和广泛应用。与此同时，现代电子信号日趋复杂多样，信号的频率范围不断拓宽，信号的瞬时性、非平稳性不断增加，由此带来的测试需求不断增长，对示波器的测量能力要求越来越高。

在通信、计算机、多媒体等各个领域，针对高速信号测量、偶发事件捕获、随机现象分析、快速故障诊断等各种测试需求，均对数字示波器的采样和捕获性能提出了很高的要求。例如：通信领域的高速脉冲和调制信号捕获、计算机领域的高速串行总线信号测量、多媒体领域的压缩音视频信号检测等，均要求数字示波器在具有高实时采样率的同时，还要具有高波形捕获率。

数字示波器的波形捕获率，是指数字示波器单位时间内所能捕获并显示的波形幅数（wfms/s），它表达了单位时间内数字示波器所获取并显示的信息量的大小。数字示波器的测量缝隙，可理解为数字示波器进行两次有效测量之间的时间间隔，等同于系统的死区时间。波形捕获率和测量缝隙成反比关系。波形捕获率高，有效采样占总观测时间的比例高，则数字示波器的测量缝隙小，对偶发事件的成功捕获几率大。反之，波形捕获率低，有效采样占总观测时间的比例低，则数字示波器的测量缝隙大，对偶发信号的成功捕获几率小。因此，波形捕获率和测量缝隙是一组体现数字示波器测量能力最重要的指标。

近几年，国内外测试仪器厂商在不断提高数字示波器的采样率的同时，均开始重视数字示波器的波形捕获率的提升。国外领先仪器厂商泰克和安捷伦相继推出了基于数字荧光技术（DPXTM）和深存储技术（MegaZoomTM）的数字示波器，从体系结构上改进仪器，将数字示波器的波形捕获率从早期的100wfms/s以内大幅提升到现在的300,000wfms/s左右（如泰克的高端示波器DPO70000系列，拥有不低于300,000wfms/s的最高波形捕获率）。国内主流仪器厂商普源精电和优利德同样在提升数字示波器的波形捕获率方面做出了自己的努力，通过相关的自有专利技术（如中国专利“ZL200810044246.3：一种极高波形捕获率数字存储示波器”），将数字示波器波形捕获率提升到了200,000wfms/s左右（如普源精电DS6000系列示波器，最高波形捕获率达180,000wfms/s）。

然而，即便数字示波器的波形捕获率已由最初的每秒数十幅发展到现在的每秒数十万幅，但相对于数字示波器现在每秒数十吉个点的采样能力而言，依然明显不足。仍然以泰克DPO70000系列高端示波器为例：其最高实时采样率为25GSa/s，最高波形捕获率为300,000wfms/s，具有最高波形捕获率时的存储深度为1Kpts，则采样时间占总观测时间的比例为：300,000×1,000/25,000,000,000＝1.2%。可见，该数字示波器的有效采样时间占总观测时间的比例很低，测量缝隙占到总观测时间的98.8%。

综上所述，当今数字示波器的信号捕获能力虽然得到了重视和快速增长，但其发展水平仍然远远落后于采样性能，数字示波器的波形捕获率指标很低，数字示波器的测量缝隙依然很大，制约了数字示波器测量能力和测试效率的提升。

图1是数字示波器通用体系结构图。

如图1所示，数字示波器系统一般包括信号调理（模拟通道）、采集存储（ADC+FPGA）、数据处理（DSP）以及图像显示（显存+LCD）等四个串行执行任务的模块。

图2是高波形捕获率数字示波器常见体系结构图。

现有的具有较高波形捕获率的数字示波器通常采用了一种改进的体系结构，如图2所示，即改变采集存储模块中FPGA和数据处理模块中DSP职责分工，由相对高速的FPGA（硬件）替代相对低速的DSP（软件）完成部分复杂的、实时性要求高的数据处理任务（如采集数据运算、波形图像绘制等），DSP仅完成部分简单的、实时性要求低的数据处理任务（如参数测量、菜单绘制、人机交互等），并实现了软、硬件数据处理任务并行执行，从而一定程度上减少了系统的数据处理时间，缩小了系统的测量缝隙。但是，如前所述，现有技术对数字示波器波形捕获率的提升相对于采样率的提升程度非常有限，数字示波器的测量缝隙仍然存在且较大，导致数字示波器测量能力和测试效率依然较低。

发明内容

本发明的目的在于克服现有技术的不足，提供一种具有无缝测量能力的数字示波器，以更大地提高测试效率。

为实现以上目的，本发明具有无缝测量能力的数字示波器，包括：

信号调理通道，用于将待测模拟信号调理到适合ADC转换的范围，并输出给ADC模块；

ADC模块，用于对信号调理通道输出的调理后的模拟信号进行ADC转换，输出串行的采样数据；

采集存储模块，用于采样数据的存储；

数据处理模块，用于对存储的采样数据的处理，得到波形叠加绘制图像；

图像显示模块，用于对波形叠加绘制图像进行存储，并通过液晶显示屏将波形图像显示出来；

其特征在于：

所述的采集存储模块包括一个采集存储控制器和一个存储器阵列；

采集存储控制器根据ADC模块的当前采样速率S和存储器速率S₁，计算串行的采样数据需要转换为并行采集数据的路数n，即n＝S/S₁；

存储器阵列由采集存储控制器根据计算的路数n将存储资源配置为2n个并行的存储器构成，每个存储器容量C＝L/n，其中L为数字示波器的存储深度；

采集存储控制器对来自ADC模块的速率为S的串行采样数据执行串转并（降速）操作，转换为速率S₁的n路并行采集数据；

采集存储控制器首次将存储器阵列中的存储器1至存储器n设置为工作状态一，即存储器1至存储器n和降速后的第1路至第n路采集数据一一对应，存储器1至存储器n实时并行存储第1路至第n路采集数据；同时，采集存储控制器将存储器阵列中的存储器n+1至存储器2n设置为工作状态二，即存储器n+1至存储器2n对应数据处理模块的读取；

当且仅当存储器1至存储器n同时存满C个数据时，采集存储控制器切换存储器1至存储器n和存储器n+1至存储器2n的工作状态，即将存储器1至存储器n设置为工作状态二，对应数据处理模块的读取，存储器n+1至存储器2n设置为工作状态一，与降速后的第1路至第n路采集数据一一对应，实时并行存储第1路至第n路采集数据；

当且仅当存储器n+1至存储器2n同时存满C个数据时，采集存储控制器再次切换存储器1至存储器n和存储器n+1至存储器2n的工作状态，即再次将存储器1至存储器n设置为工作状态一，与降速后的第1路至第n路采集数据一一对应，实时并行存储第1路至第n路采集数据；存储器n+1至存储器2n设置为工作状态二，存储器n+1至存储器2n对应数据处理模块的读取；这样交替对并行采集数据进行存储和读取；

所述数据处理模块包括一个数据处理控制器和一个处理器阵列构成，处理器阵列由数据处理控制器根据并行采集数据的路数n将处理器资源配置为2n个并行的处理器构成；

当且仅当采集存储模块的存储器1至存储器n首次同时存满C个数据时，数据处理模块启动数据处理流程：

数据处理控制器计算并设置处理器速率S₂，其中，满足处理器速率S₂≥S₁；

数据处理控制器首次将处理器阵列中的处理器1至处理器n设置为工作状态一，即处理器1至处理器n和采集存储模块中的存储器1至存储器n一一对应，处理器1至处理器n实时并行读取处理存储器1至存储器n中的采集数据；同时，数据处理控制器将处理器阵列中的处理器n+1至处理器2n设置为工作状态二，即处理器n+1至处理器2n对应图像显示模块的读取；

当且仅当处理器1至处理器n同时完成C个数据的读取和处理时，数据处理控制器切换处理器1至处理器n和处理器n+1至处理器2n的工作状态，即将处理器1至处理器n设置为工作状态二，对应图像显示模块的读取，处理器n+1至处理器2n设置为工作状态一，与采集存储模块中的存储器1至存储器n一一对应，实时并行读取处理存储器1至存储器n中的采集数据；

当且仅当处理器n+1至处理器2n同时完成C个数据的读取和处理时，数据处理控制器再次切换处理器1至处理器n和处理器n+1至处理器2n的工作状态，即再次将处理器1至处理器n设置为工作状态一，与采集存储模块中的存储器1至存储器n一一对应，实时并行读取处理存储器1至存储器n中的采集数据，处理器n+1至处理器2n设置为工作状态二，对应图像显示模块的读取；这样交替对并行采集数据进行处理和读取；

所述的图像显示模块包括一个图像显示控制器和两个外部显示存储器；图像显示控制器根据液晶显示屏的刷新速率S₃，计算完成多幅波形叠加绘制的时间参数T，其中T＝1/S₃；图像显示控制器将时间参数T传递给数据处理模块，以便处理器阵列处理并行采集数据过程中的最后步骤即波形叠加绘制时，每次按时间T实时映射波形；

当且仅当数据处理模块的处理器1至处理器n首次同时完成波形叠加绘制时，图像显示模块启动图像显示：

图像显示控制器首次将显示存储器1设置为工作状态一，处理器阵列中的处理器1至处理器n将映射完成的波形图像存储到显示存储器1；同时，图像显示控制器将显示存储器2设置为工作状态二，即显示存储器2和液晶显示器对应，液晶显示屏读取显示存储器2的波形图像并刷新显示；

T时间后，处理器阵列中的处理器n+1至处理器2n完成波形叠加绘制，液晶显示屏也正好完成波形图像的显示刷新，图像显示控制器切换显示存储器1和显示存储器2的工作状态，即将显示存储器1设置为工作状态二，显示存储器1和液晶显示器对应，液晶显示屏读取显示存储器1的波形图像并刷新显示，显示存储器2设置为工作状态一，即处理器阵列中的处理器n+1至处理器2n将映射完成的波形图像存储到显示存储器2；

T时间后，处理器阵列中的处理器1至处理2n完成波形叠加绘制，液晶显示屏也正好完成波形图像的显示刷新，图像显示控制器切换显示存储器1和显示存储器2的工作状态，即将显示存储器1设置为工作状态一，处理器阵列中的处理器1至处理器n将映射完成的波形图像存储到显示存储器1；同时，图像显示控制器将显示存储器2设置为工作状态二，即显示存储器2和液晶显示屏对应，液晶显示屏读取显示存储器2的波形图像并刷新显示；这样交替对进行存储、读取显示。

本发明的目的是这样实现的：

本发明具有无缝测量能力的数字示波器，通过进一步改进数字示波器的体系结构，优化数字示波器的处理机制，使其同时满足无缝采集存储、无缝数据处理和无缝图像显示的要求。即在现有高波形捕获率数字示波器数据处理任务软、硬件分工，并行执行的体系结构基础上，进一步改进采集存储、数据处理和图像显示三个模块，提出了一种可根据前端ADC采样速率和无缝测量要求，自动在后端FPGA中合理配置采集存储器和数据处理器资源、优化数据存取和处理机制、改进图像显示方式的新型数字示波器，该数字示波器在更大程度上提高了波形捕获率，彻底消除了测量缝隙，真正具备了无缝测量能力。

附图说明

图1是数字示波器通用体系结构图；

图2是高波形捕获率数字示波器常见体系结构图；

图3是本发明具有无缝测量能力的数字示波器一种具体实施方式原理框图；

图4是图3所示的采集存储模块的原理框图；

图5是图3所示的数据处理模块的原理框图；

图6是处理器流水线等级计算流程图；

图7是处理器6级流水线作业示意图；

图8是图3所示的图像显示模块的原理框图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

波形捕获率和测量缝隙，主要取决于数字示波器的体系结构、数据存储与运算速度、波形绘制与显示方法等因素。要使数字示波器具备无缝测量的能力，彻底消除测量缝隙，则整个系统从采集、存储到处理、显示全过程都不能漏掉任何一个信号细节。分析现有高波形捕获率数字示波器的体系结构，不难发现，尽管已由硬件替代软件完成主要的数据处理任务，并实现了软、硬件并行执行，使系统的数据处理时间有所减少，波形捕获率有所增加，但系统的测量缝隙仍然存在于采集存储、数据处理和图像显示等三个环节。第一、受存储器容量限制，无限大容量采集数据不可能无限长时间存储；第二、受处理器速度限制，采集数据运算、波形图像绘制的速度无法跟上采集存储速度；第三、受液晶显示屏刷新机制和刷新率限制，液晶刷屏速度跟不上波形图像生成速度。由此可见，要使示波器真正做到无缝测量，必须对采集存储、数据处理和图像显示等三个模块加以改进，分别消除其产生的测量缝隙。具体而言，就是要使采集存储的速度跟得上ADC采样的速度，使数据处理的速度跟得上采集存储的速度，使图像显示的速度又跟得上数据处理的速度。综上所述，具有无缝测量能力的数字示波器必须要同时做到无缝采集存储、无缝数据处理和无缝图像显示。

图3是本发明具有无缝测量能力的数字示波器一种具体实施方式原理框图。

在本实施例中，如图3所示，本发明具有无缝测量能力的数字示波器包括信号调理通道1、ADC模块2、采集存储模块3，数据处理模块4、图像显示模块5、DSP 6以及液晶显示屏（LCD）7，其中，采集存储模块3，数据处理模块4、图像显示模块5在FPGA中开发

信号调理通道1将待测模拟信号调理到适合ADC转换的范围，并输出给ADC模块2；ADC模块2对信号调理通道1输出的调理后的模拟信号进行ADC转换，输出串行的采样数据；采集存储模块3采样数据的存储；数据处理模块4对存储的采样数据的处理，得到波形叠加绘制图像；图像显示模块5对波形叠加绘制图像进行存储，并通过液晶显示屏7将波形图像显示出来；其中，DSP 6对整个数字示波器的信号调理、采集处理显示以及人机交互进行控制。下面对本发明中的创新部分进行详细描述。

1、无缝采集存储

首先，受存储器容量限制，理论上不可能做到无限大容量ADC采样数据的无限长时间存储；其次，受存储器速度限制，很难做到对高速ADC采样数据的实时串行存储；最后，根据时域测试系统的高实时性要求，对采集数据的长时间存储不丢弃，本身也是没有必要的。因此，要实现真正的无缝采集存储，并不是需要无限大容量的存储器，而是在采集存储模块中有限的存储空间内，合理分配存储资源和优化存取机制，使高速无限量的采集数据能够在采集存储模块中实时存储，再在数据处理模块中实时处理，最终在图像显示模块中实时显示。即此处定义的无缝采集存储的目标是构建既能满足ADC采样数据流串并转换（降速）后实时存储速度要求，又能方便数据处理模块实时读取和处理数据的并行存储器阵列。

在本实施例中，改进的采集存储模块3设计在FPGA中，由一个采集存储控制器301和一个存储器阵列302构成，采用存储器阵列并行存储和乒乓切换的思路进行设计。其中，采集存储控制器301实现对并行存储器阵列的配置和存取切换控制；存储器阵列302实现对采集数据的并行存取及存取切换。采集存储模块的结构如图4所示。

数字示波器的采集存储模块3采集存储的流程如下：

（1）、采集存储控制器301根据ADC模块2当前采样速率S和FPGA中存储器速率S₁，计算ADC模块2输出的串行采样数据需要转换为并行采集数据的路数n，即n＝S/S₁；

（2）、采集存储控制器301将FPGA内部存储资源配置为2n个并行存储器构成的存储器阵列302，每个存储器容量C＝L/n，其中L为数字示波器的存储深度；

（3）、采集存储控制器301对来自ADC模块2的速率为S的串行采样数据流执行串转并（降速）操作，转换为速率S₁的n路并行采集数据；

（4）、采集存储控制器301首次将存储器阵列302中的存储器1至存储器n设置为工作状态一，即存储器1至存储器n和降速后的第1路至第n路采集数据一一对应，存储器1至存储器n实时并行存储第1路至第n路数据；同时，采集存储控制器301将存储器阵列302中的存储器n+1至存储器2n设置为工作状态二，即存储器n+1至存储器2n对应数据处理模块4的读取；

（5）、当且仅当存储器1至存储器n同时存满C个数据时，采集存储控制器301切换存储器1至存储器n和存储器n+1至存储器2n的工作状态，即将存储器1至存储器n设置为工作状态二，对应数据处理模块4的读取，存储器n+1至存储器2n设置为工作状态一，与降速后的第1路至第n路采集数据一一对应，实时并行存储第1路至第n路采集数据；

（6）、当且仅当存储器n+1至存储器2n同时存满C个数据时，采集存储控制器301再次切换存储器1至存储器n和存储器n+1至存储器2n的工作状态，即再次将存储器1至存储器n设置为工作状态一，与降速后的第1路至第n路采集数据一一对应，实时并行存储第1路至第n路采集数据；存储器n+1至存储器2n设置为工作状态二，存储器n+1至存储器2n对应数据处理模块4的读取；

（7）、以上5、6流程交替进行，直至系统停止采集存储。

2、无缝数据处理

数字示波器的主要测量缝隙来自于数据处理模块，即便是采用了并行处理架构，并且由硬件替代软件完成主要数据处理任务的高波形捕获率示波器，依然在数据处理环节上存在着很大的测量缝隙。这是因为数据处理模块承担着繁重的采集数据运算、波形图像绘制等任务。具体而言，数字示波器中的插值、滤波、平均、反相、视窗扩展等主要功能以及最重要的波形图像绘制任务均由数据处理模块完成。因此，要彻底消除数据处理模块的测量缝隙，做到无缝数据处理，就必须通过合理配置处理器资源和优化处理机制，使整个数据处理（包含波形绘制）的速度跟上采集存储的速度。

数据处理模块4是本发明的重点，在本实施例中，改进的数据处理模块4设计在FPGA中，由一个数据处理控制器401和一个处理器阵列402构成，采用处理器阵列并行处理、流水线作业以及乒乓切换的思路。其中，数据处理控制器401实现对并行处理器阵列402的配置和流水线作业机制的优化；处理器阵列402实现对存储数据的并行处理和流水线作业，以及处理和送显的切换。同时，采用流水线作业的每个处理器的速率S₂必须要不慢于采集存储的速率S₁，即满足S₂≥S₁，才能达到无缝处理要求。数据处理模块4的结构如图5所示。

在本实施例中，处理器阵列402中的每个处理器内部采用流水线作业机制，由数据处理控制器401计算和设置流水线等级N。每个处理器针对读取的每个数据，最多需要完成插值、滤波、平均、反相、视窗扩展以及波形绘制共6个数据处理流程。数据处理控制器401根据用户操作和数字示波器状态，实时计算并设置每个处理器内部的流水线作业等级N，如图6所示，数字示波器的状态每加入插值、滤波、平均、反相和视窗扩展中的1种，每个处理器内部的流水线等级就加1级（N＝N+1）。可见，每个处理器最多需要实现6级流水线作业（N≤6），且同时满足数据处理速率S₂大于或等于采集存储速率S₁，即S₂＝1/(t_k+1-t_k)≥S₁，（其中t_k是第k个数据进入处理器的时间）才能达到无缝数据处理要求。处理器内部流水线作业如图7所示，在本实施例中，采集数据处理共计6级，在时刻t_k输入到处理器的采集数据k首先进行插值处理，在时刻t_k+1送入下一级即滤波处理，同时上一级的插值处理对时刻t_k+1输入到处理器的采集数据k+1进行处理，这样一级一级的流水线作业，直到6种处理全部完成。

当且仅当采集存储模块3的存储器1至存储器n首次同时存满C个数据时，数字示波器的数据处理模块4启动数据处理流程：

（1）、数据处理控制器401将FPGA内部处理器资源配置为2n个并行的处理器阵列402；

（2）、数据处理控制器401根据用户操作和数字示波器状态，计算并设置每个处理器内部的流水线作业等级N和处理器速率S₂，需满足S₂≥S₁；

（3）、数据处理控制器401首次将处理器阵列402中的处理器1至处理器n设置为工作状态一，即处理器1至处理器n和采集存储模块3中的存储器1至存储器n一一对应，处理器1至处理器n实时并行读取和处理存储器1至存储器n中的采集数据。同时，数据处理控制器401将处理器阵列402中的处理器n+1至处理器2n设置为工作状态二，即处理器n+1至处理器2n对应图像显示模块5的读取；

（4）、当且仅当处理器1至处理器n同时完成C个数据的读取和处理时，数据处理控制器401切换处理器1至处理器n和处理器n+1至处理器2n的工作状态，即将处理器1至处理器n设置为工作状态二，对应图像显示模块5的读取，处理器n+1至处理器2n设置为工作状态一，与采集存储模块3中的存储器1至存储器n一一对应，实时并行读取处理存储器1至存储器n中的采集数据。

（5）、当且仅当处理器n+1至处理器2n同时完成C个数据的读取和处理时，数据处理控制器401再次切换处理器1至处理器n和处理器n+1至处理器2n的工作状态，即再次将处理器1至处理器n设置为工作状态一，与采集存储模块3中的存储器1至存储器n一一对应，实时并行读取处理存储器1至存储器n中的采集数据，处理器n+1至处理器2n设置为工作状态二，对应图像显示模块5的读取；这样交替对并行采集数据进行处理和读取；

（6）、以上4、5流程交替进行，直至系统停止采集存储和数据处理。

3、无缝图像显示

高速无限量的采集数据经过采集存储模块3的实时无缝采集存储，再经过数据处理模块4的实时无缝数据处理后，最终需要送到图像显示模块5进行实时无缝图像显示。然而，受液晶显示屏刷新机制和刷新率限制，液晶刷屏速度显然跟不上波形图像生成的速度。因此，此处定义的无缝图像显示的目标不是追求更高指标的液晶显示屏，而是改进图像显示方式，使所有捕获到的信号（采集存储并处理的数据）最终都能以波形图像形式显示出来，从而达到无缝图像显示的要求。

改进的图像显示模块5由一个设计在FPGA中的图像显示控制器501和两个外部显示存储器502构成，采用多幅波形叠加绘制（实时映射）和显示存储器乒乓切换的思路。其中，图像显示控制器501实现波形映射时间计算和显示存储器存取切换控制；显示存储器502实现显示图像的存取和存取切换。图像显示模块5的结构如图8所示。

多幅波形叠加绘制采用波形实时映射方式，在数据处理模块4的处理器流水线作业中的最后一级波形绘制时完成，不需要耗费额外的时间，不会产生新的测量缝隙，其原理在“ZL200810044246.3：一种极高波形捕获率数字存储示波器”、“ZL200710121803.2：一种三维波形实时显示方法和系统”等多个专利中均有详细阐述，故不是本发明的重点。

数字示波器的图像显示模块5每次启动直至停止图像显示的流程如下：

（1）、图像显示控制器501根据液晶显示屏6的刷新速率S₃，计算完成多幅波形叠加绘制的时间参数T，其中T＝1/S₃；

（2）、图像显示控制器501将参数T传递给数据处理模块4，以便处理器阵列在波形绘制时，每次按T时间实时映射波形；

（3）、图像显示控制器501首次将显示存储器1设置为工作状态一，处理器阵列中的处理器1至处理器n将映射完成的波形图像存储到显示存储器1；同时，图像显示控制器501将显示存储器2设置为工作状态二，即显示存储器2和液晶显示屏6对应，液晶显示屏6读取显示存储器2的波形图像并刷新显示；

（4）、T时间后，数据处理模块4的处理器阵列完成多幅波形叠加绘制，液晶显示屏6也正好完成波形图像的显示刷新，图像显示控制器501切换显示存储器1和显示存储器2的工作状态，即将显示存储器1设置为工作状态二，显示存储器1和液晶显示屏6对应，液晶显示屏6读取显示存储器1的波形图像并刷新显示，显示存储器2设置为工作状态一，即处理器阵列中的处理器n+1至处理器2n将映射完成的波形图像存储到显示存储器2；

（5）、T时间后，数据处理模块4的处理器阵列402再次完成多幅波形叠加绘制，液晶显示屏6也正好再次完成波形图像的刷新显示，图像显示控制器501再次切换显示存储器1和显示存储器2的工作状态，即将显示存储器1设置为工作状态一，处理器阵列中402的处理器1至处理器n将映射完成的波形图像存储到显示存储器1；同时，图像显示控制器501将显示存储器2设置为工作状态二，即显示存储器2和液晶显示屏6对应，液晶显示屏6读取显示存储器2的波形图像并刷新显示；

（6）、以上4、5流程交替进行，直至系统停止采集存储、数据处理和图像显示。

实例

在本实例中，本发明具有无缝测量能力的数字示波器最高实时采样率S＝5GSa/s，存储深度L＝1Kpts，最高波形捕获率W＝5,000,000wfms/s，采样时间占总观测时间的比例为：5,000,000×1,000/5,000,000,000＝100%。可见，该示波器的有效采样时间占总观测时间的比例达到100%，测量缝隙为0，即具备了无缝测量能力。以下是分别是无缝采集存储、无缝数据处理和无缝图像显示的工作流程。

1、无缝采集存储

（1）、采集存储控制器根据ADC采样速率S(S＝5GSa/s)和FPGA存储器速率S₁(S₁＝500MHz)，计算出串行的采样数据流需要转换为并行采集数据的路数n，即n＝S/S₁＝5,000,000,000/500,000,000＝10；

（2）、采集存储控制器将FPGA内部存储资源配置为2n(2n＝20)个并行存储器阵列，每个存储器容量C＝L/n＝1,000/10＝100；

（3）、采集存储控制器对来自ADC的速率S(S＝5GSa/s)的串行采样数据流执行串转并（降速）操作，转换为速率S₁(S₁＝500MHz)的n(n＝10)路并行采集数据；

（4）、采集存储控制器首次将存储器阵列中的存储器1至存储器10设置为工作状态一，即存储器1至存储器10和降速后的第1路至第10路采集数据一一对应，存储器1至存储器10实时并行存储第1路至第10路数据。同时，采集存储控制器将存储器阵列中的存储器11至存储器20设置为工作状态二，即存储器11至存储器20对应数据处理模块的读取；

（5）、当且仅当存储器1至存储器10同时存满C(C＝100)个数据时，采集存储控制器切换存储器1至存储器10和存储器11至存储器20的工作状态，即将存储器1至存储器10设置为工作状态二，存储器11至存储器20设置为工作状态一；

（6）、当且仅当存储器11至存储器20同时存满C(C＝100)个数据时，采集存储控制器再次切换存储器1至存储器10和存储器11至存储器20的工作状态，即再次将存储器1至存储器10设置为工作状态一，存储器11至存储器20设置为工作状态二；

（7）、以上5、6流程交替进行，直至系统停止采集存储。

2、无缝数据处理

当且仅当采集存储模块的存储器1至存储器10首次同时存满C(C＝100)个数据时，示波器的数据处理模块启动数据处理流程：

（1）、数据处理控制器将FPGA内部处理器资源配置为2n(2n＝20)个并行处理器阵列；

（2）、数据处理控制器根据用户操作和示波器状态，计算并设置每个处理器内部的流水线作业等级N和处理器速率S₂，需满足S₂≥S₁。假设此时数字示波器需要进行插值、滤波、平均、反相、视窗扩展和波形绘制全部共6个数据处理流程，则N＝6，S₂＝S₁＝500MHz；

（3）、数据处理控制器首次将处理器阵列中的处理器1至处理器10设置为工作状态一，即处理器1至处理器10和采集存储模块中的存储器1至存储器10一一对应，处理器1至处理器10实时并行读取和处理存储器1至存储器10中的数据。同时，数据处理控制器将处理器阵列中的处理器11至处理器20设置为工作状态二，即处理器11至处理器20对应图像显示模块的读取；

（4）、当且仅当处理器1至处理器10同时完成C(C＝100)个数据的读取和处理时，数据处理控制器切换处理器1至处理器10和处理器11至处理器20的工作状态，即将处理器1至处理器10设置为工作状态二，处理器11至处理器20设置为工作状态一；

（5）、当且仅当处理器11至处理器20同时完成C(C＝100)个数据的读取和处理时，数据处理控制器再次切换处理器1至处理器10和处理器11至处理器20的工作状态，即再次将处理器1至处理器10设置为工作状态一，处理器11至处理器20设置为工作状态二；

3、无缝图像显示

（1）、图像显示控制器根据液晶显示屏的刷新速率S₃(S₃＝50Hz)，计算每次需要将T(T＝20ms)时间内绘制完成的多幅波形叠加绘制，即T＝1/S₃＝1/50＝20ms；

（2）、图像显示控制器将参数T(T＝20ms)传递给数据处理模块，以便处理器阵列在波形绘制时，每次按T时间实时映射波形；

（3）、图像显示控制器首次将显示存储器1设置为工作状态一，即显示存储器1和数据处理模块中的处理器阵列对应，处理器阵列将映射完成的波形图像存储到显示存储器1。同时，图像显示控制器将显示存储器2设置为工作状态二，即显示存储器2和液晶显示器对应，液晶显示屏读取显示存储器2的波形图像并刷新显示；

（4）、T(T＝20ms)时间后，数据处理模块的处理器阵列完成多幅波形叠加绘制，液晶显示屏也正好完成波形图像的显示刷新，图像显示控制器切换显示存储器1和显示存储器2的工作状态，即将显示存储器1设置为工作状态二，显示存储器2设置为工作状态一；

（5）、T(T＝20ms)时间后，数据处理模块的处理器阵列再次完成多幅波形叠加绘制，液晶显示屏也正好再次完成波形图像的刷新显示，图像显示控制器再次切换显示存储器1和显示存储器2的工作状态，即再次将显示存储器1设置为工作状态二，显示存储器2设置为工作状态一；

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims

1.一种具有无缝测量能力的数字示波器，包括：

采集存储模块，用于采样数据的存储；

其特征在于：

2.根据权利要求1所述的数字示波器，其特征在于，所述的数据处理控制器根据用户操作和数字示波器状态，实时计算并设置每个处理器内部的流水线作业等级N：数字示波器的状态每加入插值、滤波、平均、反相和视窗扩展中的1种，每个处理器内部的流水线等级就加1级，然后处理器对输入的采集数据按流水线等级进行流水线作业，直到所有的处理完成。