CN103001646B - 针对连续时间σ‑δ调制器中的非线性的校正 - Google Patents

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Abstract

在较高阶∑‑Δ调制器SDM中，时常存在由数/模DAC开关引入的误差。也就是说，与开关相关联的寄生电容可引入第二谐波突波。然而，此处提供补偿电路和缓冲器。所述缓冲器将所述开关偏置成饱和状态，且所述补偿电路为所述缓冲器提供“接地升压”。所述缓冲器与补偿电路的组合减少了所述第二谐波突波，同时还改善了信噪比SNR和信号噪声失真比SNDR。

Description

针对连续时间Σ-Δ调制器中的非线性的校正
技术领域
本发明大体上涉及∑-Δ调制器(SDM)，且更特定来说涉及针对SDM中的非线性的校正。
背景技术
转到图1，可见常规的R阶SDM 100的实例。此SDM 100大体上包括彼此串联耦合的积分器102-1到102-R、耦合到积分器102-R的量化器104(大体上包含锁存比较器和D触发器)，以及数/模转换器(DAC)106-1到106-R(分别关联于且耦合到积分器102-1到102-R)。如图示，SDM 100从差分输入信号INP和INM产生数字输出信号OUT；因此，积分器102-1到102-R各自具有分别耦合到放大器108-1到108-R的正路径(分别包含电阻器RP-1到RP-R和电容器CP-1到CP-R)和负路径(分别包含电阻器RM-1到RM-R和电容器CM-1到CM-R)。DAC 106-1到106-R(为电流导引DAC)接着基于量化器104内的比较器的输出而(分别)对积分器102-1到102-R的正路径和负路径提供调整(即，电流)。
每一DAC 106-1(下文中为106)大体上包括若干DAC开关202-1到202-N(在图2中可见)。这些DAC开关202-1到202-N中的每一者将预定电流(来自其电流源204-1到204-N)提供到其正路径和负路径(下文中分别为VP和VM)。这些预定电流的方向是基于开关SP-1到SP-N以及SM-1到SM-N(由控制信号X[n]控制)的配置。此布置的问题在于，存在着由于偏移而引起的DAC开关202-1到202-N中的开关对SP-1/SM-1到SP-N/SM-N之间的不平衡，以及导致第二谐波处的较大突波(如图3所示)的寄生电容CPAR-1到CPAR-N。因此，需要一种改进的SDM。
常规电路的一些实例是：第5,729,230号美国专利；第7,324,028号美国专利；第7,405,687号美国专利；波拉特卡尔等人的“在125MHz带宽下具有70dB DR和74dBFSTHD的4GHzCT Δ∑ ADC(A 4GHz CT Δ∑ ADC with 70dB DR and-74dBFS THD in125MHz BW)”，ISSCC技术论文汇集(ISSCC Dig.Tech.Papers)第470到471页，2011年2月；米特雷格等人的“具有20MHz信号带宽和12b ENOB的14b 20mW 640MHz CMOS CT ∑Δ ADC(A 14b 20mW640MHz CMOS CT ∑Δ ADC with 20MHz Signal Bandwidth and 12b ENOB)”，ISSCC技术论文汇集第62到63页，2006年2月；帕克等人的“具有基于VCO的积分器和量化器的0.13μmCMOS 78dB SNDR 87mW 20MHz BWCT Δ∑ ADC(A 0.13μm CMOS 78dB SNDR 87mW 20MHz BWCT Δ∑ ADC with VCO-based Integrator and Quantizer)”ISSCC技术论文汇集第170到171页，2009年2月；柯等人的“90nm数字CMOS中针对4G无线电具有200KHz到20MHz带宽的2.8到8.5mW GSM/蓝牙/UMTS/DVB-H/WLAN完全可再配置CT Δ∑(A 2.8-to-8.5mWGSM/BlueTooth/UMTS/DVB-H/WLAN Fully Reconfigurable CT Δ∑ with 200KHz to20MHz BWfor 4G radios in 90nm digital CMOS)”，IEEE VLSI电路研讨会(IEEESymposium onVLSI Circuits)第153到154页，2010年；巴拉钱德兰等人的“对时钟抖动免疫的1.16mW69dB SNR(1.2MHz带宽)连续时间∑Δ ADC(A 1.16mW 69dB SNR(1.2MHz BW)Continuous-Time ∑Δ ADC with Immunity to Clock Jitter)”，IEEE定制集成电路会议(IEEECustom Integrated Circuits Conference)，2010年9月；欧利艾的“具有频谱成形反馈的∑-Δ调制器(Sigma-Delta Modulators with Spectrally Shaped Feed-Back)”，IEEE电路与系统学报II(IEEE Transactions on Circuits and Systems II)第50卷第9号第518到530页，2003年9月；以及森等人的“对连续时间Δ-∑调制器中超过一个时钟循环的量化器延迟的补偿(Compensating for Quantizer Delay in Excess of One Clock Cycle inContinuous Time Delta Sigma Modulators)”，IEEE电路与系统学报II第57卷第9期第676到680页，2010年9月。
发明内容
因此，本发明提供一种设备。所述设备包括：第一路径，其适于载运差分输入信号的第一部分；第二路径，其适于载运所述差分输入信号的第二部分；数/模转换器(DAC)，其具有多个DAC开关，其中每一DAC开关包含：电流源；第一开关，其耦合在所述电流源与所述第一路径之间；第二开关，其耦合在所述电流源与所述第二路径之间；第一缓冲器，其接收控制信号且控制所述第一开关；第二缓冲器，其接收所述控制信号的反信号且控制所述第二开关；第一补偿电路，其耦合到所述第一缓冲器；以及第二补偿电路，其耦合到所述第二缓冲器，其中所述第一和第二补偿电路补偿所述第一与第二开关之间的偏移。
根据本发明，所述第一缓冲器具有第一电力端子和第二电力端子，且其中所述第二缓冲器具有第一电力端子和第二电力端子，且其中所述第一补偿电路耦合到所述第一缓冲器的所述第一和第二电力端子中的至少一者，且其中所述第二补偿电路耦合到所述第二缓冲器的所述第一和第二电力端子中的至少一者。
根据本发明，所述第一补偿电路耦合到所述第一缓冲器的所述第二电力端子，且其中所述第二补偿电路耦合到所述第二缓冲器的所述第二电力端子，且其中所述设备进一步包括：第一电压轨，其耦合到所述电流源和所述第一和第二缓冲器的所述第一电力端子；以及第二电压轨，其耦合到所述第一和第二补偿电路。
根据本发明，所述电流源进一步包括第一电流源，且其中所述第一补偿电路进一步包括：第二电流源，其耦合到所述第一电压轨和所述第一缓冲器的所述第二电力端子，其中所述第二电流源为可编程的；以及电阻器-电容器(RC)网络，其耦合到所述第二电流源。
根据本发明，所述RC网络进一步包括第一RC网络，且其中所述第二补偿电路进一步包括：第三电流源，其耦合到所述第一电压轨和第二缓冲器的所述第二电力端子，其中所述第三电流源为可编程的；以及第二RC网络，其耦合到所述第三电流源。
根据本发明，所述第一和第二RC网络中的每一者进一步包括：电阻器，其耦合到所述第二电压轨；以及电容器，其耦合到所述第二电压轨。
根据本发明，提供一种设备。所述设备包括：积分器，其具有第一输入路径和第二输入路径，其中所述积分器适于在所述第一和第二输入路径上接收差分输入信号；量化器，其耦合到所述积分器；以及DAC，其耦合到所述积分器且从所述量化器接收控制信号，其中所述DAC具有多个DAC开关，其中每一DAC开关包含：电流源；第一开关，其耦合在所述电流源与所述第一输入路径之间；第二开关，其耦合在所述电流源与所述第二输入路径之间；第一缓冲器，其接收所述控制信号且控制所述第一开关；第二缓冲器，其接收所述控制信号的反信号且控制所述第二开关；第一补偿电路，其耦合到所述第一缓冲器；以及第二补偿电路，其耦合到所述第二缓冲器，其中所述第一和第二补偿电路补偿所述第一与第二开关之间的偏移。
根据本发明，所述积分器进一步包括彼此串联耦合的多个积分器，且其中所述DAC进一步包括多个DAC，且其中每一DAC耦合到所述积分器中的至少一者。
根据本发明，所述量化器进一步包括比较器，且其中所述控制信号为所述比较器的输出。
上述内容已相当广义地概述了本发明的特征和技术优点，以便可更好地理解随后对本发明的详细描述。下文中将描述本发明的额外特征和优点，其形成本发明的权利要求书的标的。所属领域的技术人员应了解，所揭示的概念和具体实施例可容易用作用于修 改或设计其它结构以实行本发明的相同目的的基础。所属领域的技术人员还应认识到，这些等效构造不脱离如所附权利要求书中陈述的本发明的精神和范围。
附图说明
为了更完整理解本发明及其优点，现在参考以下结合附图做出的描述，附图中：
图1是常规R阶SDM的实例；
图2是图1的DAC的实例；
图3是图1的SDM的性能的说明；
图4是根据本发明的DAC开关的实例；以及
图5是使用图4的DAC开关的图1的SDM的性能的说明。
具体实施方式
现在参见附图，其中为了清楚，所描绘的元件不一定按比例绘制，且其中在全部若干图中相同或相似元件由相同参考标号指定。
返回到图1和2，可对SDM的非线性进行建模，从而检查DAC 106-1到106-3内的寄生效应。为了执行此分析，可将重点限于第一DAC 106-1的一个DAC开关(即，202-1)。因此，流入放大器108-1(求和接点)的输入端子的反馈电流IFB为：
(1)IFB＝I202-1·X[n]，
其中X[n]是量化器104内的比较器的输出(其包含信号和量化噪声)。假定此求和接点具有充分低的阻抗且假定电阻器RP-1和RM-1的电阻大约相同(或值R1)，那么信号电流ISIGNAL为：
其中VIN是差分输入信号INP和INM的部分之间的差。所得的误差电流IERROR则应为：
理想地，此误差电流IERROR应包含量化噪声(和少量的信号内容)。然而，开关SP-1和SM-1具有引起非理想性的寄生电容，且如果假定量化器104内的比较器是1位比较器，那么可检查针对不归零(NRZ)反馈方案的转变以确定此寄生电容的效应，但这可同等地适用于归零(RZ)反馈方案。
首先查看从-1(针对X[n-1])到+1(针对X[n])的转变，在切换时开关SP-1和SM-1的寄生电容器CPAR-1(具有电容Cp)被充电到时间n-1处放大器108-1的负输入端子上的电压(或Vm[n-1])，而电容器CDP-1(具有电容C1)被充电到时间n-1处放大器108-1的正输入端子的电压。这意味着在切换时，放大器108-1(切换接点)的正输入端子上的电压将为：
考虑到系统可假定为完全差分的(即，Vp[n]＝-Vm[n])且存在参考电压VREF和回路增益A，则求和接点电压Vp[n]也为：
现在将等式(5)带入等式(4)，求和接点电压Vp[n]变为：
因此，在一个时钟周期T中流入电容器CDP-1的均方根(RMS)电流IC1PRMS为：
这导致针对-1到+1转变流入求和接点的总差分电流IPDIFF则为：
现在查看从+1(针对X[n-1])到-1(针对X[n])的转变，可与放大器的负输入端子相关地执行类似分析(如上所述)。针对+1到-1转变流入求和接点的所得总差分电流IMDIFF为：
另外，针对从+1到+1和-1到-1的转变，总差分电流IPTDIFF、IMTDIFF(分别)为：
(10)IPTDIFF＝I202-1
(11)IMTDIFF＝-I202-1
因此，从等式(8)到(11)，总差分电流IDIFF1的一般化表达式为：
除了以上非理想性之外，放大器/跨导模块中的偏移电压的存在可在寄生电容的存在下产生额外的非理想性。做出上文详述的相同假设且针对从-1(针对X[n-1])到+1(针对X[n])的转变，在切换时开关SP-1和SM-1的寄生电容器Cp和电容器CDP-1被充电偏移 电压VOS的一半，或者分别为电压-VOS/2和VOS/2。这导致在一个时钟周期T中流入寄生电容器CPAR-1的RMS电流ICPPRMS和总差分电流IPPDIFF为：
类似地，总差分电流IMPDIFF、IPTPDIFF和IMTPDIFF(分别)如下：
(16)IPTPDIFF＝I202-1
(17)IMTPDIFF＝-I202-1，
从而产生由于偏移电压VOS带来的影响的一般化表达式：
现在，组合等式(12)与(18)，由于寄生电容和偏移带来的总一般化表达式(总电流ITDIFF)为：
这意味着误差电流的第二谐波IER2d为：
根据以上等式(20)，存在若干含义。存在与寄生电容成比例的误差，且此误差随着频率而增加。为了抵消这些效应，可将开关SP-1和SM-1偏置成饱和状态。
然而，开关SP-1和SM-1通常不是完全匹配；在开关SP-1与SM-1之间通常存在失配，这可引入其它误差。如果假定开关SP-1和SM-1是在激活时处于饱和的PMOS开关，那么漏极电流ID为：
从而产生源电压VS：
这意味着如果用作开关SP-1和SM-1的PMOS晶体管除了其阈值电压(分别为电压VT1和VT2)之外均相同，则源电压的差近似等于阈值电压的差(ΔVT＝VT1-VT2)。因此，对于-1(针对X[n-1])到+1(针对X[n])、+1(针对X[n-1])到-1(针对X[n])、+1(针对X[n-1])到+1(针对X[n])以及-1(针对X[n-1])到-1(针对X[n])的转变(如上所述)，差分电流分别为：
(25)IDIFF3＝I202-1
(26)IDIFF4＝-I202-1
从而得到一般化表达式：
虽然此误差可能看上去存在问题，但可观察到，误差电流IERRORM(大体上关于噪声折叠引入二阶谐波误差)可减小等式(1)的反馈电流IFB的量值。因此，可使用失配补偿来补偿由寄生电容引起的二阶谐波误差。
转到图4，可见改进的DAC开关400(可代替SDM 100中的DAC开关202-1到202-N)。此DAC开关400包含与图2的DAC开关106相同的组件(下文中为标记的电流源204、开关SP和SM，以及电容器CPAR、CDP和CDM)，以及缓冲器402-1和402-2以及补偿电路406-1和406-2。缓冲器402-1和402-2分别接收控制信号X[n]及其反信号，且基于控制信号X[n]及其反信号而控制开关SP和SM。通常，缓冲器402-1和402-2将开关偏置成饱和状态，且补偿电路406-1和406-2对开关SP与SM之间的偏移提供补偿。这是例如通过关于电流源404-1和404-2以及电阻器-电容器(RC)网络(即，电阻器RRP-1和RRP-2以及电容器CRP-1和CRP-2)使用“接地升压”来实现的。电流源404-1和404-2是可编程的，以便经修改或校准以使得可提供适当的“接地升压”。另外，作为替代方案，补偿电路406-1和406-2可经修改以便耦合到缓冲器402-1和402-2的正电力端子以提供大体上相同的益处。
通过与SDM 100一起使用DAC开关400，可改善性能。如图5所示，第二谐波突波减少(与图3相比)。特定来说且举例来说，在图3与5之间存在突波的近似15dB改善，51.8dB到52.8dB的信噪比(SNR)改善，以及50.97到52的信号噪声失真比(SNDR)改善。此DAC开关400可包含在SDM(即，SDM 100)内的一些或所有DAC中。举例来说，DAC开关400可实施于一个DAC中(其中可获得合理的准确性，例如以有限脉冲响应方式实施DAC的配置)。
在参考本发明的某些优选实施例如此描述本发明之后，应注意，所揭示的实施例本质上是说明性的而不是限制性的，且在上述揭示内容中预期广泛多种变化、修改、改变以及替换，且在一些实例中，可在没有其它特征的对应使用的情况下采用本发明的某些特征。因此，广义地且以与本发明范围一致的方式来解释所附权利要求书是适当的。

Claims (14)

1.一种用于校正非线性的设备，其包括：
第一路径，其适于载运差分输入信号的第一部分；
第二路径，其适于载运所述差分输入信号的第二部分；
数/模转换器DAC，其具有至少一个DAC开关，其中每一DAC开关包含：
电流源；
第一开关，其耦合在所述电流源与所述第一路径之间；
第二开关，其耦合在所述电流源与所述第二路径之间；
第一缓冲器，其接收控制信号且控制所述第一开关；
第二缓冲器，其接收所述控制信号的反信号且控制所述第二开关；
第一补偿电路，其耦合到所述第一缓冲器；以及
第二补偿电路，其耦合到所述第二缓冲器，其中所述第一和第二补偿电路补偿所述第一与第二开关之间的偏移。
2.根据权利要求1所述的用于校正非线性的设备，其中所述第一缓冲器具有第一电力端子和第二电力端子，且其中所述第二缓冲器具有第一电力端子和第二电力端子，且其中所述第一补偿电路耦合到所述第一缓冲器的所述第一和第二电力端子中的至少一者，且其中所述第二补偿电路耦合到所述第二缓冲器的所述第一和第二电力端子中的至少一者。
3.根据权利要求2所述的用于校正非线性的设备，其中所述第一补偿电路耦合到所述第一缓冲器的所述第二电力端子，且其中所述第二补偿电路耦合到所述第二缓冲器的所述第二电力端子，且其中所述设备进一步包括：
第一电压轨，其耦合到所述电流源和所述第一和第二缓冲器的所述第一电力端子；以及
第二电压轨，其耦合到所述第一和第二补偿电路。
4.根据权利要求3所述的用于校正非线性的设备，其中所述电流源进一步包括第一电流源，且其中所述第一补偿电路进一步包括：
第二电流源，其耦合到所述第一电压轨和所述第一缓冲器的所述第二电力端子，其中所述第二电流源为可编程的；以及
电阻器-电容器RC网络，其耦合到所述第二电流源。
5.根据权利要求4所述的用于校正非线性的设备，其中所述RC网络进一步包括第一RC网络，且其中所述第二补偿电路进一步包括：
第三电流源，其耦合到所述第一电压轨和第二缓冲器的所述第二电力端子，其中所述第三电流源为可编程的；以及
第二RC网络，其耦合到所述第三电流源。
6.根据权利要求5所述的用于校正非线性的设备，其中所述第一和第二RC网络中的每一者进一步包括：
电阻器，其耦合到所述第二电压轨；以及
电容器，其耦合到所述第二电压轨。
7.一种用于校正非线性的设备，其包括：
积分器，其具有第一输入路径和第二输入路径，其中所述积分器适于在所述第一和第二输入路径上接收差分输入信号；
DAC，其耦合到所述积分器且接收控制信号，其中所述DAC具有至少一个DAC开关，其中每一DAC开关包含：
电流源；
第一开关，其耦合在所述电流源与所述第一输入路径之间；
第二开关，其耦合在所述电流源与所述第二输入路径之间；
第一缓冲器，其接收所述控制信号且控制所述第一开关；
第二缓冲器，其接收所述控制信号的反信号且控制所述第二开关；
第一补偿电路，其耦合到所述第一缓冲器；以及
第二补偿电路，其耦合到所述第二缓冲器，其中所述第一和第二补偿电路补偿所述第一与第二开关之间的偏移。
8.根据权利要求7所述的用于校正非线性的设备，其中所述第一缓冲器具有第一电力端子和第二电力端子，且其中所述第二缓冲器具有第一电力端子和第二电力端子，且其中所述第一补偿电路耦合到所述第一缓冲器的所述第一和第二电力端子中的至少一者，且其中所述第二补偿电路耦合到所述第二缓冲器的所述第一和第二电力端子中的至少一者。
9.根据权利要求8所述的用于校正非线性的设备，其中所述第一补偿电路耦合到所述第一缓冲器的所述第二电力端子，且其中所述第二补偿电路耦合到所述第二缓冲器的所述第二电力端子，且其中所述设备进一步包括：
第一电压轨，其耦合到所述电流源和所述第一和第二缓冲器的所述第一电力端子；以及
第二电压轨，其耦合到所述第一和第二补偿电路。
10.根据权利要求9所述的用于校正非线性的设备，其中所述电流源进一步包括第一电流源，且其中所述第一补偿电路进一步包括：
第二电流源，其耦合到所述第一电压轨和所述第一缓冲器的所述第二电力端子，其中所述第二电流源为可编程的；以及
RC网络，其耦合到所述第二电流源。
11.根据权利要求10所述的用于校正非线性的设备，其中所述RC网络进一步包括第一RC网络，且其中所述第二补偿电路进一步包括：
第三电流源，其耦合到所述第一电压轨和第二缓冲器的所述第二电力端子，其中所述第三电流源为可编程的；以及
第二RC网络，其耦合到所述第三电流源。
12.根据权利要求11所述的用于校正非线性的设备，其中所述第一和第二RC网络中的每一者进一步包括：
电阻器，其耦合到所述第二电压轨；以及
电容器，其耦合到所述第二电压轨。
13.根据权利要求12所述的用于校正非线性的设备，其中所述积分器进一步包括彼此串联耦合的多个积分器，且其中所述DAC进一步包括多个DAC，且其中每一DAC耦合到所述积分器中的至少一者。
14.根据权利要求12所述的用于校正非线性的设备，其中所述设备进一步包括耦合至所述积分器的量化器，所述量化器进一步包括比较器，且其中所述控制信号为所述比较器的输出。
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