CN103001644A - 提供任意输入取样及输出调制频率的数字信号调制装置及数字信号调制方法 - Google Patents
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Abstract
本发明涉及一种提供任意输入取样及输出调制频率的数字信号调制装置及数字信号调制方法。在本发明中,透过数字信号处理，该调制信号被用以调制一信息承载信号。该数字调制后信号的解析度被降低且其量化杂讯被移频，使降低解析度调制器的杂讯转移函数的频谱零被安排在该调制频率。藉此，该调制频率的选择可无关于用以将降低解析度后取样被转换为模拟信号的时脉频率。
Description
技术领域
本发明与信号的数字调制相关。
背景技术
近年来，集成电路设计、制程、封装等技术持续进步，让电路的运作速度愈来愈快，也愈来愈密集。互补式金氧半导体(CMOS)技术的发展更使得现今的数字电路得以实现过去只能由纯粹模拟电路达成的功能，例如信号调制程序(包含最后的调频程序)。
将数字调制信号转换为模拟调制信号时，若欲排除重建后信号的频段内的复制频谱(spectral replicas)，通常需要使用具高取样率的数字-模拟转换器。数字-模拟转换器的高取样率在实务上不难达成。由于量化杂讯因过取样(over-sampling)而被分散，在信号杂讯比为定值的情况下，取样解析度可降低，进而简化模拟设计的复杂度并提高电路性能。举例而言，在面积和功率固定的情况下，可使用匹配程度较佳的大尺寸元件，藉此增进整体线性度。
就调制器而言，因时脉频率极可能受到其他因素的限制，根据一任意时脉信号支援多种输出载波频率的能力是有利甚至必须的。在过去，多种调制频率的产生利用分数式合成器(fractional-N synthesizer)和取样率转换器达成。一种典型的做法是将数字-模拟转换器的操作频率设定为四倍于载波频率，为振荡器信号产生简单的数字序列[1,1,-1,-1]，藉此达成载波调制。然而，实务上有时可能需要在不使用多种非同步时脉信号的情况下，根据与时脉频率无关的信号对信息承载信号(information-bearing signal)施以数字调制。
发明内容
一调频器根据一信息承载数字信号及一调制信号产生一调制后数字信号。该调制信号具有根据一频率选择信号决定的一任意调制频率。一杂讯移频调制器根据该调制后数字信号产生一解析度降低后的数字信号。该杂讯移频调制器具有一杂讯转移函数。该杂讯转移函数的一频谱零使得量化杂讯被衰减。一信号转换器产生一模拟信号。该模拟信号以一模拟载波信号传达该信息承载数字信号所承载的信息。该模拟载波信号具有该调制频率。
关于本发明的优点与精神可以藉由以下发明详述及附图得到进一步的了解。
附图说明
图1为根据本发明的一实施例中的信号调制器的功能方块图。
图2为适于实现任意可变频率调制的一数值控制振荡器的示意图。
图3(A)为可用以实现可变杂讯移频调制的一数字-数字积分三角调制器的示意图；图3(B)为其频域功能示意图。
图4用以呈现对应于多个不同增益的杂讯转移函数的频谱。
图5为可用以实现可变杂讯移频的一平行数字-数字积分三角调制器的示意图。
图6为平行选择调频器的示意图。
图7为用以实现任意可变数字频率调制的一信号调制程序的流程图。
图8为制作一任意可变数字调频器电路的电路设计/制作程序示意图。
主要元件符号说明
100：信号调制器 105：锁相回路
110：升频取样器 115：滤波器
120：调频器 122：乘法器
123：载波信号 124：可变振荡器
125：杂讯移频调制器 130：数字-模拟转换器
135：内插滤波器 140：频率选择信号
150：信息承载数字信号 152：升频取样信号
154：升频取样数字信号 156：调制后数字信号
157：解析度降低后的数字信号 159：粗略模拟信号
160：输入信号 165：时脉信号
170：信息承载模拟信号 200：数值控制振荡器
210：相位增加单元 212：增加处理器
214：相位增加暂存器 220：相位累积器
222：加法器 224：累积暂存器
225：累积相位 230：相位-振幅量化器
250：查找表 260：调整处理器
300：积分三角调制器 301：输入埠
305：加法器 310：加法器
320：量化器 322：总线
325：输出埠 330：反馈电路
331：暂存器 332：总线
333：暂存器 335：反馈路径
337：电路分枝 338：可变增益乘法器
339：电路分枝 340：增益处理器
350：频域示意图 355：加法器
500：积分三角调制器 502：数字资料串
503：串联至并联转换器 505：输入埠
507：输出埠 510：并联至串联转换器
512：输出串流 520：积分三角调制器阶段
521：输出总线 522：输出总线
524：反馈总线 525：反馈电路
528：可变增益乘法器 529：加法器
533：延迟区块 534：延迟区块
600：平行调制器 610：数值控制振荡器
620：串联至并联转换器 630：乘法器
635：输出埠 700：信号调制程序
705~755：流程步骤 800：电路制作程序
803：处理器指令 805：EDA介面处理器
810：处理器指令 815：设计资料实现处理器
820：处理器指令 825：电路制作系统
830：电路产品
具体实施方式
图1为根据本发明的一实施例中的信号调制器100的功能方块图。信号调制器100可将信息承载数字信号150转换为模拟信号170。模拟信号170可用以传达信息承载数字信号150中的信息，且其载波信号为可任意选定的。
数字信号150可包含一原始上游(upstream)模拟信号(例如数字视讯广播信号或是合成视讯信号与相对应的音讯信号的组合)的一连串取样。模拟信号170可为美国国家电视系统委员会(National Television System Committee,NTSC)电视信号或欧规相交替行(phase alternating line,PAL)电视信号，并根据频率选择信号140被调频至一特定模拟电视频道，例如频道三或频道四(CH3/CH4)。以上说明虽以电视相关应用为例，但本发明所属技术领域中具有通常知识者可理解本发明揭示的技术可实现于其他应用中。
数字信号150可被升频取样器(upsampler)110升频取样，以产生升频取样数字信号152并将量化杂讯分散。升频取样信号152随后被数字低通消除频迭(anti-aliasing)滤波器115过滤，产生提供至调频器120的升频取样数字信号154。调频器120利用升频取样数字信号154中的取样将一调频器信号调制，或是以一调频器信号将升频取样数字信号154中的取样调制，藉此产生一调制后数字信号156。须说明的是，此处所述调频器、频率调制等名词是指以，例如一具有特定频率的弦波的取样，将数字信号调制(于时域相乘)。据此产生的调制后数字信号不必然是相对于内含信息的频率调制信号，亦可能为利用具有特定调制频率的载波信号传递的振幅调制信号。
调制后数字信号156被提供至杂讯移频调制器125。杂讯移频调制器125用以将调制后数字信号156的解析度降低，藉此将其中的量化杂讯移频，使量化杂讯在重要频段中被大幅衰减。解析度降低后的数字信号157被提供至数字-模拟转换器130，随后产生粗略模拟信号159。粗略模拟信号159随后被内插滤波器135平滑化，产生信息承载模拟信号170。
信号调制器100的操作频率为FHI由一合适的时脉产生电路所提供。例如时脉信号165的操作频率FHI是由锁相回路105根据频率为FLW的输入信号160产生；频率FLW低于频率FHI。
调制器频率(载波频率)FC与时脉频率FHI无关。载波频率FC根据频率选择信号140决定。频率选择信号140也被提供至杂讯移频调制器125。杂讯移频调制器125会根据调制器频率将量化杂讯移频。须注意的是，杂讯移频的程序是在频率调制之后，而调制器频率是可任意选定的。因此，调制后信号的杂讯特性为可变的。此杂讯特性的变异性可利用杂讯移频调制器125改善，容后详述。
调频器120包含乘法器122与可变振荡器124。可变振荡器124用以产生具有可任意选定的载波频率FC的载波信号123。于实际应用中，可变振荡器124可利用一数值控制振荡器(numerically-controlled oscillator,NCO)实现，例如图2中呈现的数值控制振荡器200。如图2所示，频率选择信号140被提供至相位增加单元210。相位增加单元210包含增加处理器212及相位增加暂存器214。增加处理器212可根据频率选择信号140指定的载波频率FC决定一相位增加值。该相位增加值被储存于相位增加暂存器214中，并且被提供至相位累积器220。相位累积器220用以累积跨越时脉信号165的多个连续时脉周期的相位值。如图2所示，藉由加法器222，在时脉信号165的每个时脉周期中，累积暂存器224中储存的相位值都会与相位增加暂存器214储存的相位增加值相加。若累积暂存器224发生暂存器溢位(overflow)的情况，累积暂存器224中的相位累积值的余数会被保留，在下一个时脉周期当作相位平移而加入累积值中。
累积相位225被提供至相位-振幅量化器230。相位-振幅量化器230负责产生提供至查找表250的一位址。查找表250中储存有一调制波形(例如弦波)的振幅与累积相位225的对应关系。根据查找表250查找产生的该振幅被提供至调整处理器260进行纯化，藉此将调制载波信号123中的不理想成分最小化。某些实施例的查找表250可包含用来大致定义最终波形的几个条目。调整处理器260可进一步根据查找表内容进行内插，以产生解析度较高的输出信号。调整处理器260亦可针对信号调制器100的实际应用负责其他调整，例如相位调整及平滑化。经由连续的时脉周期后产生的多个调整后振幅做为调制载波信号123的多个乘数值A[i]，被提供至乘法器122。由以上说明可看出，无论时脉频率FHI为何，载波频率FC皆可根据频率选择信号140被任意选择。
杂讯移频调制器125的主要功能有二：降低解析度及杂讯移频。相较于采用最高解析度进行转换时所需的速度，降低解析度使数字-模拟转换器130能操作在较高的速度。然而，将数字信号157解析度降低会导致量化杂讯出现。在乘法器122之中，乘数值A[i]被施于过滤后升频取样数字信号154，合成出量化误差。杂讯移频调制器125的杂讯移频功能可改善此问题，其细节容后详述。
杂讯移频调制器125可利用图3(A)所示的积分三角调制器(sigma-deltamodulator)300来实现。图3(B)为积分三角调制器300的频域功能示意图。图3(A)和图3(B)为二阶数字-数字积分三角调制器的概念图；该数字-数字积分三角调制器用以实现一可程序化或可随选的杂讯转移函数。此技术领域中具有通常知识者可理解在实务上要实现图3(A)和图3(B)所示的概念有多种电路可能性。
请参阅图3(A)。调制后信号156中的每一个取样可以是宽度为M+L位元的数字字语(digital word)，代表调制后的信息承载信号的一数值。本发明并未限定该数字字语的宽度或M和L在字语中的分配方式。以下说明假设M代表该数字字语中的最高有效位元(MSB)的数量，而L代表该数字字语其余的位元数量，亦为最低有效位元(LSB)数量。举例而言，一取样值可能包含十位元，其数值M和L各自等于5。该数字字语中的M+L位元可个别透过具有M+L位元宽的导通总线中的通道传递。
输入埠301以时脉频率FHI将调制后信号156提供至积分三角调制器300。降低解析度后的取样亦以时脉频率FHI透过输出埠325离开积分三角调制器300，或是被提供至数字-模拟转换器130。解析度的降低可利用量化器320达成。量化器320将量化后的数字字语中的M个最高有效位元提供至输出埠325，并将另外L个最低有效位元透过反馈路径335反馈。量化器320可藉由适当的总线实现，使该M个最高有效位元(以下称为一输出字语)透过M位元宽的总线322被传递，并使该L个最低有效位元(以下称为一量化误差字语)透过L位元宽的总线332被传递。须说明的是，在符合本发明提出的技术精神的前提下，亦可采用其他组态的量化器。
反馈路径335用以传送量化误差字语(表示为Q[i])。透过反馈电路330，量化误差字语Q[i]以时脉频率FHI被分别传送至顺向路径中的加法器310和加法器305。在暂存器331中停留一单位取样储存时间后，量化误差字语Q[i-1]被传递至电路分枝337和暂存器333。在暂存器333中停留另一单位取样储存时间后，量化误差字语Q[i-2]沿过电路分枝339被传递至加法器305。反馈电路330在电路分枝337中包含可变增益乘法器338，其输出α*Q[i-1]被提供至加法器310。积分三角调制器300利用上述处理架构达成杂讯移频。此技术领域中具有通常知识者可理解积分三角调制器中的杂讯移频可将量化杂讯推移至基频频段之外。此外，增益处理器340可决定增益α的大小，使可变增益乘法器330提供的增益α被设定为令粗略模拟信号157的频谱中的频谱零(spectrum zero)出现在载波频率FC。
二阶积分三角调制器300的频域示意图350绘示于图3(B)。藉由仅保留最高有效M位元来降低一数字信号的解析度会使得输出信号与期望输出信号间出现一误差量，量化器320所提供的量化因此被视为额外的量化杂讯N，如图3(B)中的加法器355所示。
根据频域示意图350，此技术领域中具有通常知识者可理解积分三角调制器300的杂讯转移函数(noise transfer function,NTF)如下：
此杂讯转移函数的共轭复零(complex conjugate zero)出现在标准化后频率f0，其关系式如下：
α=2cos (2πf0)，(式二)
其中f0=FC/FHI，其为根据取样频率标准化后的选择的频率。因此，式二可被改写为：
根据式三，增益处理器340可针对特定载波频率FC计算增益α。此计算程序可以多种方式进行，例如藉由固定逻辑或其他电路，或是利用一可程序化处理器执行相关处理指令。
对应于多个不同增益α的杂讯转移函数的频谱呈现于图4。如图4所示，该杂讯转移函数的频谱零为可被控制的，其出现位置与载波频率FC相关。
图5呈现了另一种能用以实现杂讯移频调制器125的积分三角调制器范例。积分三角调制器500包含四个平行的二阶积分三角调制器阶段(stage)520a-520d(以下统称为阶段520)。阶段520包含可变增益乘法器528a-528d (以下统称为可变增益乘法器528)及加法器529a-529d(以下统称为加法器529)。加法器529的输出透过最高解析度输出总线521a-521d(以下统称为最高解析度输出总线521)传送。降低解析度的取样被分别提供至输出埠507a-507d(以下统称为输出埠507)。这些接受积分三角调制器500处理的取样透过十位元宽的总线被传递。例外之一为输出埠507中的输出总线522a-522d(以下统称为输出总线522)各自为一五位元宽总线，用以传送最高解析度(十位元)字语中的五个最高有效位元。例外之二是最高解析度字语的五个最低有效位元透过反馈总线524a-524d(以下统称为反馈总线524)传送。
如图5所示，利用串联至并联(serial-to-parallel,S2P)转换器503，积分三角调制器500的输入取样被转换为平行传递。举例而言，在积分三角调制器500中的平行路径数量为四的情况下，数字资料串502中的四个连续取样被依序提供至输入埠505a-505d(以下统称为输入埠505)。串联至并联转换器(S2P)503根据输入时脉信号ICLK连续接收取样，并根据输出时脉信号OCLK平行输出取样。须说明的是，虽然在图5中，串联至并联转换器503的两时脉信号ICLK和OCLK各自绘示，但实务上这两个时脉信号可彼此相关，例如其中一时脉信号为另一时脉信号的产生依据。也就是说，串联至并联转换器503可仅需单一时脉输入。相对应地，输出埠507连接至并联至串联(parallel-to-serial,P2S)转换器510，以提供经过降低解析度后的连续的输出字语(输出串流512)。并联至串联转换器510可根据输入时脉信号ICLK平行接收输入，并根据输出时脉信号OCLK提供串流输出。如图5所示，输入信号502依频率FHI被串列依序输入至串联至并联转换器502，而输出串流512亦依照频率FHI串列自并联至串联转换器510依序输出。最高解析度输入取样依频率FLW以并联形式自串联至并联转换器503被提供至积分三角调制器500。解析度降低后输出取样同样是依频率FLW以并联形式被提供至并联至串联转换器510。因此，积分三角调制器500的降低解析度和杂讯移频功能可利用较低速的元件平行达成，只要能在周期为1/FLW的时间内完成所有平行取样即可。相对地，输出串流512依较高的频率FHI被转换。
积分三角调制器500包含反馈电路525a-525d(以下统称为反馈电路525)，使每一阶段520的量化误差字语被传递至其他阶段520，以达成二阶积分三角调制，类似于图3(A)和图3(B)呈现的概念。如图5所示，反馈总线524a上的量化误差字语Q[i]源于输入取样S[i]，并且，量化误差字语Q[i]经过可变增益乘法器528b进行相乘后被提供至加法器529b以和输入取样S[i+1]相加。此外，量化误差字语Q[i]也被用以和输入取样S[i+2]相加。此技术领域中具有通常知识者可理解图3(A)的二阶积分三角调制器300亦有相同的操作。然而，积分三角调制器500大致同时(于同一取样周期中)处理取样S[i]～S[i+3]，不同于积分三角调制器300中的序列式处理。以延迟区块533、534表示的四个取样延迟对应于将输入取样送入串联至并联转换器503及将输出取样自并联至串联转换器510送出所需要的时间。
须说明的是，以上说明假设积分三角调制器500具有四个平行二阶阶段，但本发明的范畴不限定于上述平行阶段520数量或各阶段的反馈级数。此外，在其他实施例中，串联至并联转换器503可被直接连接至输入埠505，而并联至串联转换器510可被直接连接至输出埠507。再者，于其他实施例中，串联至并联转换器503可被设置在信号调制器100的更前端，不一定要在积分三角调制器500的输入端。在这样的情况下，图1中的某些串列式处理元件可被替换为适当的平行处理元件。举例而言，串联至并联转换器503的输入端可被直接连接至滤波器115的输出端，且相对应地将调频器120设计为具有平行处理组态，例如图6中的平行调制器600。如图6所示，滤波器115输出的升频取样数字信号154被提供至串联至并联转换器503，转换为前述平行取样S[i]～S[i+3]。数值控制振荡器610藉由例如图2所描述的程序产生调制取样，提供至串联至并联转换器620。串联至并联转换器620的架构可类似于串联至并联转换器503，串流输入取样依频率FHI被送入，依频率FLW被并列送出。串联至并联转换器520的输出信号S[i]～S[i+3]分别被乘法器630a-630d乘上串联至并联转换器620输出的调制取样A[i]~A[i+3]。调制后输出取样SM[i]~SM[i+3]于输出埠635a-635d被输出。
虽然以上说明仅介绍一种平行调频器600，但可理解的是实务上能利用其他相似的平行元件达成其效果。此类平行处理允许速度低于数字-模拟转换率的取样处理，因而能简化电路并减少耗电量。
图7绘示了根据本发明的一实施例中的信号调制程序700的流程图。信号调制程序700可透过适当的硬件及/或软件达成，例如前述各种电路。步骤705为选择任取的一调制频率。举例而言，具有该调制频率的一载波信号可乘载一数字信号提供的信息；该数字信号的取样在步骤720中被接收。在步骤725中，该输入取样依一较高的频率FHI被升频取样并过滤。
步骤710为根据步骤705中选择的任意调制频率计算一相位增加值。该相位增加值随后在步骤715中被用以产生该载波信号的调制取样。在步骤730中，升频取样输入取样被乘以个别的调制取样。随后，在步骤735、步骤740和步骤750中，这些调制后取样依较低的时脉频率FLW被降低解析度并施以杂讯移频。经过杂讯移频步骤735和步骤740之后，调制后数字信号的较高位元被输出，做为一输出信号的解析度降低后取样。该输出信号于步骤755中依该较高的时脉频率被转换为一调制后模拟信号。在步骤735中，该调制后信号的较低位元依较低的时脉频率被乘上增益。步骤735所采用的增益α于步骤745中根据该调制频率计算所得。在步骤740的反馈程序中，这些乘上增益和未乘上增益的取样暂时被配置以使得该调制后信号的杂讯转移函数中的频谱零落于该调制频率。
本发明的某些实施例中的功能性元件的制作、传递、销售型态可为储存于非暂态电脑可读取媒体中的处理器指令。举例而言，一此类电脑可读取媒体(未绘示)中的处理器指令803可被提供至一电路制作程序800。被电子设计自动化(electronicdesign automation,EDA)介面处理器805执行后，本发明的实施例的图样化表示，例如透过一显示装置(未绘示)，可被呈现给使用者浏览。透过EDA介面805，电路设计者可将本发明整合进一更大的电路中。在电路设计完成后，另一载有处理器指令810(例如硬体描述语言)的非暂态电脑可读取媒体(未绘示)，可被提供至一设计资料实现处理器815。设计资料实现处理器815可利用有形的集成电路将指令810转换为另一组处理器指令820。处理器指令820可被电路制作系统825执行，产生用以建立元件及连线的遮罩图样信息、元件设置位置信息、包装信息等各种于制作电路产品830过程中需要的资料。处理器指令820还可包含铣床操作指令和布线操作指令。须说明的是，处理器指令820的形式无关于电路830的实体类型。
处理器指令803、810和820可被编码并储存于非暂态电脑可读取媒体内，并且不受限于处理平台的类型，亦不受限于将这些处理器指令存入电脑可读取媒体的编码方式。
须说明的是，上述电脑可读取媒体可为任何一种非暂态媒体，储存有能被处理器读取、解码并执行的指令803、810、820和用以实现图7所示的程序700的处理器指令。非暂态媒体包含电子、磁性及光学储存装置。非暂态电脑可读取媒体包含但不限于：只读存储器(ROM)、随机存取存储器(RAM)和其他电子储存装置、CD-ROM、DVD和其他光学储存装置、磁带、软碟、硬碟及其他磁性储存装置。这些处理器指令可利用各种程序语言实现本发明。
藉由以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所揭示的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。
Claims (13)
1.一种信号调制装置，包含：
一调频器，用以根据一信息承载数字信号及一调制信号产生一调制后数字信号，该调制信号具有根据一频率选择信号决定而任取的一调制频率；
一杂讯移频调制器，用以根据该调制后数字信号产生一解析度降低后的数字信号，该杂讯移频调制器具有一杂讯转移函数，该杂讯转移函数中的一频谱零使得一量化杂讯被衰减；以及
一信号转换器，用以产生一模拟信号，该模拟信号以一模拟载波信号传达该信息承载数字信号所承载的一信息，该模拟载波信号具有该调制频率。
2.如权利要求1所述的信号调制装置，其特征在于，该杂讯移频调制器与该信号转换器各自的运作无关于该调制频率。
3.如权利要求2所述的装置，其特征在于，进一步包含：
一振荡器，耦接至该信号转换器，用以提供该信号转换器一第一时脉信号，其具有一时脉频率，该第一时脉信号根据一第二时脉信号产生，该第二时脉信号具有另一时脉频率，该第二时脉信号由另一振荡器产生并且该另一时脉频率低于该第一时脉信号的该时脉频率。
4.如权利要求3所述的信号调制装置，其特征在于，该调频器包含一乘法器，用以将该信息承载数字信号中的多个取样乘上该调制信号中的多个取样。
5.如权利要求4所述的装置，其特征在于，该杂讯移频调制器包含：
一量化器，用以针对该调制后数字信号中的每一字语产生一解析度降低后的数字字语，做为提供至该信号转换器的该解析度降低后的数字信号，该量化器亦针对该调制后数字信号中的每一字语产生一量化误差字语；
一可变乘法器，用以将该量化误差字语乘以一数值，该数值根据该调制频率而选择，使得该量化杂讯被该杂讯转移函数的该频谱零衰减；以及
一加法器，用以将乘以该数值后的该量化误差字语加上该调制后数字信号中的一后续字语。
6.如权利要求5所述的信号调制装置，其特征在于，该量化器包含：
一多导通总线，用以将该调制后数字信号的该字语中的多个较高位元自该杂讯移频调制器输出，做为该解析度降低后的数字信号，并且该多导通总线将该调制后数字信号的该字语中的多个较低位元传送至该可变乘法器，做为该量化误差字语。
7.如权利要求6所述的信号调制装置，其特征在于，该杂讯移频调制器运作于该第二时脉信号。
8.如权利要求7所述的信号调制装置，其特征在于，进一步包含：
一串联至并联转换器，用以将该信息承载数字信号中的多个字语分别以多个通道提供至该杂讯移频调制器，供后续依该第二时脉信号进行的一平行处理；以及
一并联至串联转换器，用以依该时脉频率将该解析度降低后的数字信号中的这些字语以一串流提供至该信号转换器。
9.如权利要求8所述的信号调制装置，其特征在于，该杂讯移频调制器包含：
多个杂讯移频调制器阶段，其中每一阶段包含该杂讯移频调制器并各自产生该解析度降低后的数字信号中的这些字语，该多个杂讯移频调制器阶段将该解析度降低后的数字信号中的这些字语平行地提供至该并联至串联转换器。
10.如权利要求4所述的信号调制装置，其特征在于，该调频器包含一数值控制振荡器。
11.一种信号调制方法，包含：
接收一信息承载数字信号中的多个字语；
产生一调制信号中的多个调制字语，该调制信号对应于一调制频率；
依一时脉频率将该数字信号的该多个字语乘以该多个调制字语，以产生一调制后数字信号；
降低该调制后数字信号的解析度；以及
产生具有该调制频率的一模拟信号，该模拟信号能用以传达该信息承载数字信号所承载的一信息，该模拟信号依该时脉频率自该解析度降低后的数字信号转换而成，该时脉频率独立于该调制频率。
12.如权利要求11所述的信号调制方法，其特征在于，该降低解析度的步骤包含：
量化该调制后数字信号中的多个字语，以产生多个解析度降低后的数字字语及相对应的多个量化误差字语；
将该量化误差字语乘以一数值，该数值根据该调制频率而选择，使得一量化杂讯被一杂讯转移函数的一频谱零衰减，该杂讯转移函数与该降低解析度步骤相关；以及
将乘以该数值后的该量化误差字语加上该调制后数字信号中的一后续字语。
13.如权利要求11所述的信号调制方法，其特征在于，进一步包含：
以多个通道分别提供该信息承载数字信号中的多个字语，供后续依一较低时脉频率进行的一平行处理，该较低时脉频率低于该时脉频率；
依该较低时脉频率，量化该调制后数字信号中的这些平行字语，以针对该多个通道中的每一通道产生多个解析度降低后的数字字语及相对应的多个量化误差字语；
依该较低时脉频率，将将每一通道中的该多个量化误差字语乘以根据该调制频率选择的一数值，使得一量化杂讯被一杂讯转移函数的一频谱零衰减，该杂讯转移函数与该降低解析度步骤相关；
依该较低时脉频率，
将乘以该数值后的该量化误差字语加上至少一其他个别通道中的该调制后数字信号的一后续字语；
藉由并联至串联转换，依该时脉频率于一串流中提供这些平行解析度降低后的数字字语；以及
根据该串流产生该模拟信号。
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