CN102983838A - 一种基于fpga实现高斯滤波器数字逻辑电路的方法 - Google Patents

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张鹏泉
马彪
曹晓冬
李柬
褚孝鹏
范玉进
张波
赵维兵
李羚梅
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Abstract

本发明涉及一种基于FPGA实现高斯滤波器数字逻辑电路的方法。本方法是将FIR数字滤波方式的滤波器和基于波形存储滤波方式的滤波器集成在FPGA芯片上，根据不同高斯滤波的要求，通过控制信号选通开关SEL选取滤波的方式，开启对应的滤波器。通过本方法，使高斯滤波器可实现两种滤波方式，一种采用FIR数字滤波器生成高斯滤波的方式，其结构简单，相位线性，性能稳定，输入可以是有幅度的多比特数据，而且通过Load（装载）滤波器的系数可以实现不同性能的高斯滤波器；另一种采用波形存储的滤波方式，通过读取ROM中数据作为输出的频率信号，具有占用的逻辑资源少，速度快，灵活性号，可靠性高且工作稳定等特点，两种方式实现互补，即可满足不同要求的高斯滤波器。

Description

一种基于FPGA实现高斯滤波器数字逻辑电路的方法
技术领域
本发明涉及数字信号处理系统，尤其涉及一种基于FPGA实现高斯滤波器数字逻辑电路的方法。
背景技术
滤波器在信号处理、信号检测、通信领域有非常重要的应用,在实时系统中,对滤波器的性能和处理速度有非常严格的要求,特别是快速实时系统中,处理速度至关重要。
数字滤波器通常都是应用于修正或改变时域或频域中信号的属性。最为普通的数字滤波器就是线性时间不变量（LTI）滤波器。LTI数字滤波器根据单位脉冲响应的时间特性可分为无限长单位脉冲响应（IIR）数字滤波器和有限长单位脉冲响应（FIR）滤波器两种。
FIR（Finite Impulse Response）滤波器相对于IIR（Infinite Impulse Response）滤波器有许多独特的优越性，在保证满足滤波器幅频响应要求的同时，还可获得严格的线性相位特性，从而保持稳定。由于在数据通信、语音信号处理、图像处理以及自适应处理等领域往往要求信号在传输过程中不能有明显的相位失真，而IIR存在频率色散的问题，所以FIR滤波器获得了更广泛的应用。
FIR滤波器是数字信号处理系统中最基本的元件，它可以在实现任意幅频特性的同时，能够保证严格的线性相位特性，同时其单位冲激响应是有限的，是没有输入到输出的反馈的稳定系统。因此在通信、图像处理、模式识别等领域都有着广泛的应用。
高斯滤波器在众多学科领域有广泛的应用。尽管如此，高斯滤波器本身还有许多问题有待于人们进行深入的研究，比如它的设计理论和实现方法，还没有一个令人满意的理论可以给人们指导。这反过来制约了它的应用。本发明的着力点就在于解决有关高斯滤波器的设计与实现中的基本问题。
发明内容
鉴于上述现有技术存在的问题，本发明的目的是提供一种基于FPGA实现高斯滤波器数字逻辑电路的方法。本方法将高斯滤波器电路设为两部分，一部分是FIR数字滤波器，它可以实现高斯滤波的功能；另外一部分是由存储电平信号的时域响应信号，通过直接查表的方法来实现高斯滤波的功能，两部分滤波功能可以通过控制信号来进行切换，即可满足数字信号处理系统对高斯滤波器性能的不同要求。
本发明采取的技术方案是：一种基于FPGA实现高斯滤波器数字逻辑电路的方法，其特征在于：将FIR数字滤波方式的滤波器和基于波形存储滤波方式的滤波器集成在FPGA芯片上，根据不同高斯滤波的要求，通过控制信号选通开关SEL选取滤波的方式，开启对应的滤波器，当控制信号选通开关SEL1为1时，通路选择FIR数字滤波的方式，同时控制信号选通开关SEL2也置为1，将FIR数字滤波的输出数据作为最后输出的频率信号；当控制信号选通开关SEL1为0时，则通路选择基于波形存储的滤波方式，同时控制信号选通开关SEL2也置为0，并将波形存储滤波的输出数据作为最后输出的频率信号，实现对应通路的高斯滤波。
本发明所产生的有益效果是：通过本方法，使高斯滤波器可实现两种滤波方式，一种采用FIR数字滤波器生成高斯滤波的方式，其结构简单，相位线性，性能稳定，输入可以是有幅度的多比特数据，而且通过Load（装载）滤波器的系数可以实现不同性能的高斯滤波器；另一种采用波形存储的滤波方式，通过读取ROM中数据作为输出的频率信号，具有占用的逻辑资源少，速度快，灵活性号，可靠性高且工作稳定等特点，可以作为二进制输入的高斯滤波器的实现；两种方式实现互补，即可满足不同要求的高斯滤波器。
附图说明
图1为本发明实现高斯滤波器数字逻辑电路原理框图；
图2为本发明实现FIR数字滤波方式的滤波器原理框图；
图3为本发明实现基于波形存储滤波方式的滤波器原理框图。
具体实施方式
以下结合附图对本发明作进一步说明：参照图1，一种基于FPGA实现高斯滤波器数字逻辑电路的方法是将FIR数字滤波方式的滤波器和基于波形存储滤波方式的滤波器集成在FPGA芯片上，根据不同高斯滤波的要求，通过控制信号选通开关SEL选取滤波的方式，开启对应的滤波器，当控制信号选通开关SEL1为1时，通路选择FIR数字滤波的方式，同时控制信号选通开关SEL2也置为1，将FIR数字滤波的输出数据作为最后输出的频率信号；当控制信号选通开关SEL1为0时，则通路选择基于波形存储的滤波方式，同时控制信号选通开关SEL2也置为0，并将波形存储滤波的输出数据作为最后输出的频率信号，实现对应通路的高斯滤波。
参照图2，本发明实现的FIR数字滤波方式的滤波器包括N级移位寄存器D，移位寄存器的个数N即为FIR（有限脉冲响应）滤波器的阶数（一般阶数不大于40），数据输入经过N级移位寄存器D延迟，每级移位寄存器D的输入信号与每级的滤波器系数coef相乘后进行求和，其求和计算结果即为FIR数字滤波方式滤波器的输出频率信号。
参照图3.本发明实现的基于波形存储的高斯滤波器包括五个移位寄存器D，移位寄存器D的每一级的输出作为下一级的输入信号，五个移位寄存器中的五个数据分别存储在缓冲器（BUFFER）中，缓冲器通过串并转换的方式将存储的数据并行传输给计数器，CLK为计时器的时钟，计数器根据过采样率来决定累加次数，ROM中预先存储好对应五个输入数据的高斯滤波的时域波形，最后将计数器累加次数作为ROM的输入地址，根据所存储数据进行ROM查表，以此读取相应的滤波后输出的频率信号。此滤波器一般用于GMSK的调制，数据输入通过Nbit（比特）移位寄存器。
本发明实现的高斯滤波器数字逻辑电路工作原理：
FIR高斯滤波部分：数据经过N级延迟分别与滤波器系数coef进行相乘后进行求和，其实现了FIR滤波器的结构，通过MATLAB（常用软件名）计算出对应不同带宽的带通、低通、或是高通高斯滤波器的参数，通过装载不同的参数即可以实现相应的滤波结果。
波形存储实现高斯滤波部分：存储二进制输入的寄存器个数为M，实现对二进制输入N倍的采样，ROM中存储M个二进制电平信号的高斯滤波器的时域信号相应的叠加，其ROM的深度为                                                
Figure 2012105156407100002DEST_PATH_IMAGE001
,根据输入的数据通过计数器作为ROM的地址进行数据查找，ROM的输出即为高斯滤波的结果。

Claims (3)

1.一种基于FPGA实现高斯滤波器数字逻辑电路的方法，其特征在于：将FIR数字滤波方式的滤波器和基于波形存储滤波方式的滤波器集成在FPGA芯片上，根据不同高斯滤波的要求，通过控制信号选通开关SEL选取滤波的方式，开启对应的滤波器，当控制信号选通开关SEL1为1时，通路选择FIR数字滤波的方式，同时控制信号选通开关SEL2也置为1，将FIR数字滤波的输出数据作为最后输出的频率信号；当控制信号选通开关SEL1为0时，则通路选择基于波形存储的滤波方式，同时控制信号选通开关SEL2也置为0，并将波形存储滤波的输出数据作为最后输出的频率信号，实现对应通路的高斯滤波。
2.根据权利要求1所述的一种基于FPGA实现高斯滤波器数字逻辑电路的方法，其特征在于：所述的FIR数字滤波方式的滤波器包括N级移位寄存器D，每级移位寄存器D的输入信号与每级的滤波器系数coef相乘后进行求和，其求和计算结果即为FIR数字滤波方式滤波器的输出频率信号。
3.根据权利要求1所述的一种基于FPGA实现高斯滤波器数字逻辑电路的方法，其特征在于：所述的基于波形存储的高斯滤波器包括五个移位寄存器D，移位寄存器D的每一级的输出作为下一级的输入信号，五个移位寄存器中的五个数据分别存储在缓冲器中，缓冲器通过串并转换的方式将存储的数据并行传输给计数器，计数器根据过采样率来决定累加次数，ROM中预先存储好对应五个输入数据的高斯滤波的时域波形，最后将计数器累加次数作为ROM的输入地址，根据所存储数据进行ROM查表，以此读取相应的滤波后输出的频率信号。
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