CN102981547B - 保护电路和控制电路 - Google Patents

Abstract

本发明公开了一种保护电路，适用于减少漏电流，包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管，以及第二NMOS晶体管。第一PMOS晶体管耦接在第一电位节点和节点之间，且具有耦接到输入节点的第一栅极。第二PMOS晶体管耦接在节点和输出节点之间。第一NMOS晶体管耦接在输出节点和接地节点之间，且具有耦接到输入节点的第三栅极。第二NMOS晶体管耦接在输入节点和第二PMOS晶体管的第二栅极之间，且具有耦接到第二电位节点的第四栅极。本发明提供的保护电路，以及包括保护电路的控制电路，皆可减少栅极致漏极漏电流，降低了互补式金属氧化物半导体装置的电力消耗量，具有节省电能的好处。

Description

保护电路和控制电路

技术领域

本发明涉及一种保护电路，特别是关于可减少漏电流的保护电路。

背景技术

栅极致漏极漏电流(gate induced drain leakage，GIDL)对于互补式金属氧化物半导体装置(Complementary Metal-Oxide-Semiconductor，CMOS)是一个重要的问题。栅极致漏极漏电流是一种不导通状态(off-state)的电流，在当栅极和漏极之间的电位差增大时，栅极致漏极漏电流将变得更明显，亦即互补式金属氧化物半导体装置将虚耗更多电力。

发明内容

为了解决栅极致漏极漏电流的问题，本发明提供一种保护电路和控制电路，可降低栅极和漏极之间的电位差，因而降低栅极致漏极漏电流。

本发明提供一种保护电路，适用于减少漏电流，包括：一第一PMOS晶体管，耦接在一第一电位节点和一节点之间，且具有耦接到一输入节点的一第一栅极；一第二PMOS晶体管，耦接在上述节点和一输出节点之间，具有一第二栅极；一第一NMOS晶体管，耦接在上述输出节点和一接地节点之间，且具有耦接到上述输入节点的一第三栅极；以及一第二NMOS晶体管，耦接在上述输入节点和上述第二栅极之间，且具有耦接到一第二电位节点的一第四栅极，其中，上述接地节点提供一接地电位，上述第一电位节点提供一第一电位，上述第二电位节点提供一第二电位，且上述第一电位、上述第二电位皆高于上述接地电位。

另外，本发明提供一种保护电路，适用于减少漏电流，包括：一第一PMOS晶体管，耦接在一第一电位节点和一节点之间，且具有耦接到一输入节点的一第一栅极；一第二PMOS晶体管，耦接在上述节点和一输出节点之间；一第一NMOS晶体管，耦接在上述输出节点和一接地节点之间，且具有耦接到上述输入节点的一第三栅极；一第一反相器，耦接到一第二电位节点；以及一第二反相器，耦接到上述第二电位节点，其中，上述输入节点经由上述第一反相器和上述第二反相器耦接到上述第二PMOS晶体管的一第二栅极，上述接地节点提供一接地电位，上述第一电位节点提供一第一电位，上述第二电位节点提供一第二电位，且上述第一电位、上述第二电位皆高于上述接地电位。

另外，本发明提供一种控制电路，适用于减少漏电流，包括：一第一PMOS晶体管，耦接在一第一电位节点和一第一节点之间，且具有耦接到一第二节点的一第一栅极；一第二PMOS晶体管，耦接在上述第一节点和一第三节点之间；一第一NMOS晶体管，耦接在上述第三节点和一接地节点之间，且具有耦接到上述第二节点的一第三栅极；一第二NMOS晶体管，耦接在上述第二节点和上述第二PMOS晶体管的一第二栅极之间，且具有耦接到一第二电位节点的一第四栅极；一反相器，耦接到上述第一电位节点，其中一输入节点经由上述反相器耦接到上述第二节点；以及一功率栅控驱动电路，耦接到上述第二电位节点和上述第三节点，用以根据上述输入节点接收的一输入信号产生一第一输出信号和一第二输出信号，其中，上述接地节点提供一接地电位，上述第一电位节点提供一第一电位，上述第二电位节点提供一第二电位，且上述第一电位、上述第二电位皆高于上述接地电位。

本发明提供的保护电路，以及包括保护电路的控制电路，皆可减少栅极致漏极漏电流，降低了互补式金属氧化物半导体装置的电力消耗量，具有节省电能的好处。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1绘示本发明所述保护电路一实施例的示意图；

图2绘示本发明所述电位转换电路一实施例的示意图；

图3绘示本发明所述保护电路另一实施例的示意图；

图4绘示本发明所述控制电路一实施例的示意图。

附图标号：

100、300～保护电路；             200～电位转换电路；

202～泵；                        204～线性稳压器；

301、302、401～反相器；          400～控制电路；

402～功率栅控驱动电路；          GND～接地节点；

IN、GIN～输入节点；

M1、M2、M5、M7、M9～PMOS晶体管；

M3、M4、M6、M8、M10、M11、M12～NMOS晶体管；

N1、N2、N3、NA～节点；

NV1～第一电位节点；              NV2～第二电位节点；

OUT、GOUT1、GOUT2～输出节点；

SI、SGI～输入信号；

SO、SGO1、SGO2～输出信号；

V1～第一电位；                   V2～第二电位；

Vss～接地电位；                  Vdd～外部电位；

Vpp～泵电位；                    Vint～内部电位。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。

图1绘示本发明所述保护电路100一实施例的示意图。保护电路100可以包括PMOS晶体管(P-channel Metal-Oxide-Semiconductor Field-EffectTransistor)M1、M2，以及NMOS晶体管(N-channel Metal-Oxide-SemiconductorField-Effect Transistor)M3、M4。另外，接地节点GND可以提供接地电位Vss，第一电位节点NV1可以提供第一电位V1，第二电位节点NV2可以提供第二电位V2，其中第一电位V1、第二电位V2皆高于接地电位Vss。

图2绘示本发明所述电位转换电路200一实施例的示意图。保护电路100的外部电位(或称工作电位)Vdd可以经由泵(pump)202(或升压电路)转换为泵电位Vpp；而外部电位Vdd亦可以经由线性稳压器(low dropout regulator，LDO)204(或降压电路)转换为内部电位Vint。在本发明较佳的实施例中，第一电位V1等于泵电位Vpp，而第二电位V2等于内部电位Vint。第一电位V1通常高于第二电位V2。在一些实施例中，若接地电位Vss等于0V，则工作电位Vdd可以等于1.8V，第一电位V1可以等于3V，而第二电位可以是1.1V或1.0V。

回到图1，保护电路100具有输入节点IN和输出节点OUT，其中输入节点IN用以接收输入信号SI，而输出节点OUT用以产生输出信号SO。PMOS晶体管M1包括栅极、源极和漏极，其中栅极电性连接到输入节点IN，源极电性连接到第一电位节点NV1，而漏极电性连接到节点N1。PMOS晶体管M2包括栅极、源极和漏极，其中源极电性连接到节点N1，而漏极电性连接到输出节点OUT。NMOS晶体管M3包括栅极、源极和漏极，其中栅极电性连接到输入节点IN，源极电性连接到接地节点GND，而漏极电性连接到输出节点OUT。NMOS晶体管M4包括栅极、源极和漏极，其中栅极电性连接到第二电位节点NV2，源极电性连接到输入节点IN，而漏极电性连接到PMOS晶体管M2的栅极。值得注意的是，因输入信号SI可为高电位或低电位，故NMOS晶体管M4的源极和漏极可能会对调，不一定如图1中所示。在另一实施例中，第一电位节点NV1或第二电位节点NV2亦可以改为提供外部电位Vdd。

本发明的保护电路100可以降低栅极和漏极之间的电位差，因而降低栅极致漏极漏电流。举例来说，在保护电路100中，接地电位Vss等于0V，工作电位Vdd等于1.8V，第一电位V1等于3V，第二电位等于1.1V，而PMOS晶体管和NMOS晶体管的临界电位(threshold voltage)都等于0.5V。若输入信号SI等于第一电位V1时，节点NA的电位等于0.6V (1.1V-0.5V＝0.6V)，而节点N1的电位等于1.1V (1.1V-0.5V+0.5V)。有了PMOS晶体管M2和NMOS晶体管M4以后，PMOS晶体管M1的栅极和漏极电位差由原来的3V(若无晶体管M2、M4，PMOS晶体管M1的栅极和漏极电位差应为3V-0V＝3V)缩小为1.9V(3V-1.1V＝1.9V)，因而降低了栅极致漏极漏电流。

图3绘示本发明所述保护电路300另一实施例的示意图。图3所示的保护电路300和图1所示的保护电路100具相似的功能和结构，其差异是将NMOS晶体管M4取代为耦接到第二电位节点NV2的反相器301、302，其中输入节点IN经由反相器301、302耦接到PMOS晶体管M2的栅极。反相器301包括PMOS晶体管M5和NMOS晶体管M6。PMOS晶体管M5包括栅极、源极和漏极，其中栅极电性连接到输入端i1，源极电性连接到第二电位节点NV2，而漏极电性连接到输出端o1。NMOS晶体管M6包括栅极、源极和漏极，其中栅极电性连接到输入端i1，源极电性连接到接地节点GND，而漏极电性连接到输出端o1。反相器301的输入端i1电性连接到输入节点IN，而反相器301的输出端o1电性连接到反相器302的输入端i2。反相器302包括PMOS晶体管M7和NMOS晶体管M8。PMOS晶体管M7包括栅极、源极和漏极，其中栅极电性连接到输入端i2，源极电性连接到第二电位节点NV2，而漏极电性连接到输出端o2。NMOS晶体管M8包括栅极、源极和漏极，其中栅极电性连接到输入端i2，源极电性连接到接地节点GND，而漏极电性连接到输出端o2。反相器302的输出端o2电性连接到PMOS晶体管M2的栅极。

图4绘示本发明所述控制电路40一实施例的示意图，说明保护电路100的其中一种应用方式。控制电路400可以包括反相器401、保护电路100，以及功率栅控驱动电路(power gating driver circuit)402。控制电路400具有输入节点GIN和输出节点GOUT1、GOUT2，其中输入节点GIN用以接收输入信号SGI，而输出节点GOUT1、GOUT2分别用以产生输出信号SGO1、SGO2。

回到图2，控制电路400的外部电位(或称工作电位)Vdd可以经由泵202(或升压电路)转换为泵电位Vpp；而控制电路400的外部电位Vdd亦可以经由线性稳压器204(或降压电路)转换为内部电位Vint。在本发明较佳的实施例中，第一电位V1等于泵电位Vpp，而第二电位V2等于内部电位Vint。第一电位V1通常高于第二电位V2，且第一电位V1和第二电位V2皆高于接地电位Vss。

反相器401包括PMOS晶体管M9和NMOS晶体管M10。PMOS晶体管M9包括栅极、源极和漏极，其中栅极电性连接到输入节点GIN，源极电性连接到第一电位节点NV1，而漏极电性连接到节点N2。NMOS晶体管M10包括栅极、源极和漏极，其中栅极电性连接到输入节点GIN，源极电性连接到接地节点GND，而漏极电性连接到节点N2。

保护电路100的输入节点IN电性连接到节点N2，而保护电路100的输出节点OUT电性连接到节点N3，其余元件如前所述，不再重复说明。

功率栅控驱动电路402包括NMOS晶体管N11、N12。NMOS晶体管M11包括栅极、源极和漏极，其中栅极电性连接到节点N3，源极电性连接到输出节点GOUT1，而漏极电性连接到第二电位节点NV2。NMOS晶体管M12包括栅极、源极和漏极，其中栅极电性连接到节点N3，源极电性连接到接地节点GND，而漏极电性连接到输出节点GOUT2。

功率栅控驱动电路402可以根据输入信号SGI产生输出信号SGO1、SGO2。举例来说，若输入信号SGI等于第一电位V1，则输出信号SGO1约略等于第二电位V2，而输出信号SGO2约略等于接地电位Vss。若输入信号SGI等于接地电位Vss，则输出节点GOUT1、GOUT浮接(float)，不产生任何输出信号。

本发明提供的保护电路，以及包括保护电路的控制电路，皆可减少栅极致漏极漏电流，降低了互补式金属氧化物半导体装置的电力消耗量，具有节省电能的好处。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。

Claims (18)

1.一种保护电路，其特征在于，适用于减少漏电流，包括：

一第一PMOS晶体管，耦接在一第一电位节点和第一节点之间，且具有耦接到一输入节点的一第一栅极；

一第二PMOS晶体管，耦接在所述第一节点和一输出节点之间，具有一第二栅极；

一第一NMOS晶体管，耦接在所述输出节点和一接地节点之间，且具有耦接到所述输入节点的一第三栅极；以及

一第二NMOS晶体管，耦接在所述输入节点和所述第二栅极之间，且具有耦接到一第二电位节点的一第四栅极，

其中，所述接地节点提供一接地电位，所述第一电位节点提供一第一电位，所述第二电位节点提供一第二电位，且所述第一电位、所述第二电位皆高于所述接地电位。

2.如权利要求1所述的保护电路，其特征在于，所述输入节点用以接收一输入信号，而所述输出节点用以产生一输出信号。

3.如权利要求1所述的保护电路，其特征在于，所述第一电位高于所述第二电位。

4.如权利要求1所述的保护电路，其特征在于，一外部电位经由一泵转换为所述第一电位。

5.如权利要求1所述的保护电路，其特征在于，一外部电位经由一线性稳压器转换为所述第二电位。

6.一种保护电路，其特征在于，适用于减少漏电流，包括：

一第一PMOS晶体管，耦接在一第一电位节点和第一节点之间，且具有耦接到一输入节点的一第一栅极；

一第二PMOS晶体管，耦接在所述第一节点和一输出节点之间；

一第一NMOS晶体管，耦接在所述输出节点和一接地节点之间，且具有耦接到所述输入节点的一第三栅极；

一第一反相器，耦接到一第二电位节点；以及

一第二反相器，耦接到所述第二电位节点，

其中，所述输入节点经由所述第一反相器和所述第二反相器耦接到所述第二PMOS晶体管的一第二栅极，所述接地节点提供一接地电位，所述第一电位节点提供一第一电位，所述第二电位节点提供一第二电位，且所述第一电位、所述第二电位皆高于所述接地电位。

7.如权利要求6所述的保护电路，其特征在于，所述输入节点用以接收一输入信号，而所述输出节点用以产生一输出信号。

8.如权利要求6所述的保护电路，其特征在于，所述第一电位高于所述第二电位。

9.如权利要求6所述的保护电路，其特征在于，一外部电位经由一泵转换为所述第一电位。

10.如权利要求6所述的保护电路，其特征在于，一外部电位经由一线性稳压器转换为所述第二电位。

11.如权利要求6所述的保护电路，其特征在于，所述第一反相器包括：

一第三PMOS晶体管，耦接在所述第二电位节点和一第一输出端之间，且具有耦接到一第一输入端的一第四栅极；以及

一第二NMOS晶体管，耦接在所述第一输出端和所述接地节点之间，且具有耦接到所述第一输入端的一第五栅极，

其中所述第一输入端耦接到所述输入节点，而所述第一输出端耦接到所述第二反相器。

12.如权利要求6所述的保护电路，其特征在于，所述第二反相器包括：

一第四PMOS晶体管，耦接在所述第二电位节点和一第二输出端之间，且具有耦接到一第二输入端的一第六栅极；以及

一第三NMOS晶体管，耦接在所述第二输出端和所述接地节点之间，且具有耦接到所述第二输入端的一第七栅极，

其中所述第二输入端耦接到所述第一反相器，而所述第二输出端耦接到所述第二PMOS晶体管的所述第二栅极。

13.一种控制电路，其特征在于，适用于减少漏电流，包括：

一第一PMOS晶体管，耦接在一第一电位节点和一第一节点之间，且具有耦接到一第二节点的一第一栅极；

一第二PMOS晶体管，耦接在所述第一节点和一第三节点之间；

一第一NMOS晶体管，耦接在所述第三节点和一接地节点之间，且具有耦接到所述第二节点的一第三栅极；

一第二NMOS晶体管，耦接在所述第二节点和所述第二PMOS晶体管的一第二栅极之间，且具有耦接到一第二电位节点的一第四栅极；

一反相器，耦接到所述第一电位节点，其中一输入节点经由所述反相器耦接到所述第二节点；以及

一功率栅控驱动电路，耦接到所述第二电位节点和所述第三节点，用以根据所述输入节点接收的一输入信号产生一第一输出信号和一第二输出信号，

其中，所述接地节点提供一接地电位，所述第一电位节点提供一第一电位，所述第二电位节点提供一第二电位，且所述第一电位、所述第二电位皆高于所述接地电位。

14.如权利要求13所述的控制电路，其特征在于，所述第一电位高于所述第二电位。

15.如权利要求13所述的控制电路，其特征在于，一外部电位经由一泵转换为所述第一电位。

16.如权利要求13所述的控制电路，其特征在于，一外部电位经由一线性稳压器转换为所述第二电位。

17.如权利要求13所述的控制电路，其特征在于，所述反相器包括：

一第三PMOS晶体管，耦接在所述第一电位节点和所述第二节点之间，且具有耦接到所述输入节点的一第五栅极；以及

一第三NMOS晶体管，耦接在所述第二节点和所述接地节点之间，且具有耦接到所述输入节点的一第六栅极。

18.如权利要求13所述的控制电路，其特征在于，所述功率栅控驱动电路包括：

一第四NMOS晶体管，耦接在所述第二电位节点和一第一输出节点之间，且具有耦接到所述第三节点的一第七栅极；以及

一第五NMOS晶体管，耦接在一第二输出节点和所述接地节点之间，且具有耦接到所述第三节点的一第八栅极，

其中，所述第一输出节点和所述第二输出节点分别用以产生所述第一输出信号和所述第二输出信号。