CN102956697B - 具有低正向偏置集成二极管的高电子迁移率晶体管 - Google Patents

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Abstract

本发明公开了一种具有低正向偏置集成二极管的高电子迁移率晶体管。其中，该高电子迁移率晶体管包括：源极；栅极；漏极；具有二维电子气（2DEG）的第一III-V族半导体区，该二位电子气提供在源极和漏极之间的、由栅极控制的第一导电沟道；以及在第一III-V族半导体区下方并具有连接至源极或漏极且不由栅极控制的第二导电沟道的第二III-V族半导体区。第一和第二III-V族半导体区由具有不同于第一和第二III-V族半导体区带隙的高电子迁移率晶体管区将其互相隔开。

Description

具有低正向偏置集成二极管的高电子迁移率晶体管
技术领域
本发明涉及高电子迁移率晶体管，具体涉及具有低正向偏置集成二极管的高电子迁移率晶体管。
背景技术
以GaN/AlGaN技术制成的传统高电子迁移率晶体管（HEMT）通常为多数载流子器件，即，在确定器件的电气性能时主要仅涉及一种载流子（电子或空穴）。与传统硅体二极管相比，上述特征对III-V族二极管特别有利。就硅体二极管而言，其主要的电气性能是通过掺杂和器件尺寸控制，并且少数和多数载流子均影响器件操作。具体地，在开关操作器件，传统硅器件会经历所谓的“反向恢复时间”，它表示器件能进入阻断模式操作之前移走在器件导通期间存储的电荷所需的时延。该反向恢复时间延迟特别有害，因为它会极大地增加开关损耗。为了这一特殊原因，在不能容忍由于二极管反向恢复时间所导致的更高损耗的应用中，肖特基二极管以及一般多数载流子器件是优选的。
与传统硅技术相比，GaN/AlGaN技术由于在电路驱动能力、击穿强度以及开关频率等方面具有更高性能而代表着功率电子学上的一大进步。传统的现代GaN/AlGaN技术的一个主要特征是其难于在器件内准确控制并进行掺杂，这也是对于形成集成二极管的不利条件。事实上，典型GaN/AlGaN器件的主要电气性能是通过允许在不使用掺杂的情况下调节器件性能的极化电荷控制。控制III-V族材料内的掺杂（尤其是P型掺杂）的难度呈现了设计高阻塞模式和低正向偏置二极管的主要障碍。
就典型的GaN/AlGaNHEMT而言，没有通常在典型硅器件中呈现的真正的体二极管。然而，当HEMT器件处于关断状态（off-state）条件时，即，在栅电极下方没有电子沟道的情况下，可以观察到将源端子连接至漏端子的伪体二极管（pseudo-bodydiode）。伪体二极管沟道内的电子必须克服一定高度的能量势垒以便从源电极移至漏电极。与传统硅技术不同的是，在GaN技术中，该势垒高度不是由掺杂分布固定，而是由材料性能（带隙，bandgap）还有施加到栅电极的电压固定。夹断状态下器件偏置得越强烈，伪体二极管的正向偏置越高。
如果向漏电极施加负电压，同时器件处于关断状态条件下，漏极侧的导带被上拉，从而使得有效势垒高度（载流子必须克服该高度从而到达源电极）得以降低。当达到一定阈值电压时，伪体二极管打开并允许电流在源电极和漏电极之间流动。然而，GaN技术中这种伪体二极管的典型正向偏置电压约为3V，并且当器件在关断状态条件下偏置得越强烈时该电压增加（变成更大的负电压）。伪体二极管的这种特性对需要低正向偏置体二极管的所有应用中的功率晶体管的开关行为均带来负面影响。一些传统方法是将具有低正向偏置的横向肖特基二极管与HEMT结合。然而，由于串联横向器件的结合，该方法会导致面积损失。此外，先前存在的GaN基线工艺必须修改从而包括低正向偏置肖特基二极管，这增加了成本。另外，由于表面效应，肖特基二极管可能变得不稳定。
发明内容
根据本文所述实施方式，高电子迁移率晶体管（HEMT）设置有具有低正向偏置、稳定的阈值电压以及高电流驱动能力的集成二极管。
根据HEMT的实施方式，HEMT包括：源极，栅极，以及漏极，具有提供了在源极和漏极之间的、能够由栅极控制的第一导电沟道的二维电子气（2DEG）的第一III-V族半导体区，以及在第一III-V族半导体区下方并具有连接至源极或漏极且不能够由栅极控制的第二导电沟道的第二III-V族半导体区。第一和第二III-V族半导体区由高电子迁移率晶体管中的、具有不同于第一和第二III-V族半导体区带隙的区而彼此分开。
根据HEMT的另一个实施方式，HEMT包括：二极管、提供了设置在III-V族半导体区内的第一导电沟道的2DEG，第一2DEG和漏极形成二极管的阴极，以及第一导电沟道下方的第二导电沟道，第二导电沟道和源极形成二极管的阳极。二极管在高电子迁移率晶体管处于关断状态时具有足够低的能量势垒以使在关断状态时二极管具有小于1V的正向偏置电压。
根据HEMT的又一个实施方式，HEMT包括：源极，栅极和漏极，具有提供在源极和漏极之间的、能够由栅极控制的第一导电沟道的2DEG的第一GaN区，第一GaN区下方并具有第二导电沟道的第二GaN区，以及置于第一和第二GaN层之间的多个AlGaN层以使第一和第二导电沟道由多个AlGaN层而彼此分开。
根据制造具有源极、漏极和栅极的HEMT的方法的一个实施方式，该方法包括：设置第一III-V族半导体区，该第一III-V族半导体区具有提供了在源极和漏极之间、能够由栅极控制的第一导电沟道的2DEG；将第二III-V族半导体区设置在第一III-V族半导体区下方，并且第二III-V族半导体区具有连接至源极或漏极且不由栅极控制的第二导电沟道；以及设置具有不同于第一和第二III-V族半导体区的带隙并置于第一和第二III-V族半导体区之间的高电子迁移率晶体管区。
本领域技术人员在阅读了以下详细描述并且看到附图之后会认识到另外的特性和优点。
附图说明
附图元件不一定互成比例。相同的参考标号表示相应的类似部件。各种示出的实施方式的特征可以互相结合，除非它们彼此排斥。实施方式在附图中进行了描述并在下列说明书中得到更详细说明。
图1示出了具有低正向偏置集成二极管的HEMT的实施方式的横截面透视图。
图2示出了包含在图1的HEMT中的补偿结构的实施方式的横截面透视图。
图3示出了包含在图1的HEMT中的补偿结构的另一个实施方式的横截面透视图。
图4示出了图1中的集成二极管以及传统HEMT中所包括的伪二极管的I-V特征的图示。
图5示出了具有低正向偏置集成二极管的HEMT的另一个实施方式的横截面透视图。
具体实施方式
图1示出了具有集成二极管102的高电子迁移率晶体管（HEMT）100的一个实施方式，该集成二极管具有低正向偏置、稳定的阈值电压以及高电流驱动能力。二极管102在图1中示意性示出。HEMT100适用于（例如）范围为约30V至100V的低电压应用。HEMT100包括诸如Si、SiC或蓝宝石晶片的半导体衬底104，并且根据所用衬底的材料类型可包括形成于衬底104上的诸如AlN层的可选的绝缘层106。诸如GaN层的下III-V族半导体缓冲区108形成于可选的绝缘层106上或直接形成于衬底104上。补偿结构110形成于下III-V族半导体缓冲区108上，并且诸如GaN层的上III-V族半导体缓冲区116形成于补偿结构110上以使补偿结构110介于上III-V族半导体缓冲区116和下III-V族半导体缓冲区108之间。
补偿结构110具有不同于上III-V族半导体缓冲区116以及下III-V族半导体缓冲区108的带隙（例如，具有更高带隙）。根据一个实施方式，补偿结构110包括至少一个含有Al且在下III-V族半导体缓冲区108上形成的层112。能够选择补偿结构110中最下层112的Al含量，以使二维电子气（2DEG）114出现在下III-V族半导体缓冲区108内。2DEG114自动地在下III-V族半导体缓冲区108内形成薄导电沟道（反转层）。可替换地，下III-V族半导体缓冲区108的上层或补偿结构110的最下层112可以n+掺杂，例如掺杂浓度至少为1×1018cm-3，以便在下III-V族半导体缓冲区108内形成沟道。在任一种情况下（通过应变和极化效应或掺杂），下III-V族半导体缓冲区108具有导电沟道。
如图1所示，补偿结构110介于上半导体缓冲区116和下III-V族半导体缓冲区108之间。例如，含有Al的阻挡层（barrierlayer）118（诸如AlGaN层）形成于上III-V族半导体缓冲区116上。阻挡层118的Al含量足够高以使2DEG120通过应变和极化效应出现在上III-V族半导体缓冲区116内。2DEG120自动地在高III-V族半导体缓冲区116内形成薄导电沟道。这样，HEMT100具有由补偿结构110而彼此分开的上2DEG120及相应的上沟道与下沟道（根据是否采用应变和极化效应或掺杂来形成上述下沟道来看，可能还具有相应的下2DEG114）。诸如GaN层的盖帽层122形成于阻挡层118上并且栅极（G）形成于盖帽层122上方以控制HEMT100的沟道（反转层）。
由上2DEG120产生的上沟道连接HEMT100的源极（S）和漏极（D）并形成器件的主沟道。栅极控制上沟道是否连续（导电沟道）以使HEMT100可以在导通状态（on-state）中进行操作或者是否夹断（非导电沟道）以使HEMT100可以经由栅电压在关断状态中进行操作。正向阈值电压HEMT通常指“常闭型”HEMT。然而，相反地，HEMT100可以是晶体管具有负向阈值电压的“常开型”HEMT。集成二极管102不依赖于特定的晶体管配置，例如，常开型或常闭型。相反地，二极管102可以在不进行额外改变的情况下集成至任意类型的HEMT器件。在这个条件下，通过向栅级施加高于阈值电压的电压可将HEMT100置于导通状态。在导通状态下，电流经由上沟道从源极（S）流向漏极（D）。通过向栅极施加低于阈值电压的电压可将HEMT100置于关断状态。在关断状态中，上沟道被夹断以使得没有电流（或有最小的电流）从源极流向漏极。在进入关断状态的阻断模式之前，通过向漏极施加负电压以移走额外的电荷载流子使HEMT100可能有望进入反向关断状态模式（reverseoff-statemode）。在反向关断状态模式中，HEMT100仍然处于关断状态，同时上沟道被夹断。此外，集成二极管102正向偏置并允许电流从源极流过下沟道以及补偿结构110，再流过上III-V族半导体缓冲区116，最终集中于漏极。
在正常的器件操作期间，二极管102不会影响HEMT100的运转，在导通状态（例如，针对常开型器件的正向栅电压和正向漏电压）和关断状态（针对常开型器件的负向栅电压和正向漏电压）两种条件下，电流平行于阻挡/上缓冲界面124横向流动。当负电压施加到处于关断状态的漏极，HEMT100进入反向关断状态模式并且二极管102以低电压正向偏置。即，当漏电压比源电压低了正向电压降时，二极管102正向偏置。
HEMT100的源极和漏极穿过盖帽层122和阻挡层118延伸至上III-V族半导体缓冲区116并在导通状态下由上沟道连接。源极或漏极中的任一个进一步延伸至下沟道（例如，延伸至图1所示的下2DEG114）以便形成与集成二极管102的电连接。图1示出了延伸至下2DEG114的源极。在一个可替换实施方式中，如括号中表明的，漏极而不是源极更深地延伸至下2DEG114。如上所述，如果采用掺杂而不是应变和极化效应来形成下沟道，只有下沟道而没有下2DEG114存在于HEMT100下部。在任何一种情况下，下沟道形成在与下2DEG114大致相同的区域内，因此针对下沟道的单独参考号未在图1中示出，针对沿着上2DEG120形成的上沟道的单独参考号也未示出。
在每种情况下，集成二极管102具有由上2DEG120和漏极形成的阴极以及由下沟道与源极形成的阳极。HEMT100的沟道和上2DEG120不受二极管102影响。此外，在HEMT100关断状态下，二极管102具有足够低的能量势垒以使二极管102以1V或更少的电压（参考负向漏电压）正向偏置以进入反向关断状态模式，在反向关断状态模式下HEMT100的沟道保持夹断（未导通）并且二极管102和下沟道（在一些实施方式中还有2DEG114）在相反方向（即，从漏极至源极）传导电流。在一个实施方式中，关断状态下的二极管102具有足够低的能量势垒以使二极管102具有低于0.8V，甚至低于0.6V的正向偏置电压。在一些实施方式中，二极管102的正向偏置电压在0.1V和0.6V之间。这种低正向偏置二极管102是通过将补偿结构110并入HEMT100的上2DEG120和下沟道（在一些实施方式中还有下2DEG114）之间而实现的。
在一个实施方式中，如上所述，补偿结构110含有足够量的Al以形成下2DEG114（以及下沟道）。通过含有Al的补偿结构110可用的极化电荷和不同带隙形成独特的导带分布以使补偿结构110具有相对平坦的能量势垒高度区，其中电场接近于零。上、下沟道由补偿结构110的相对平坦的能量势垒高度区分隔。与二极管102相比，HEMT处于关断状态时上沟道和上III-V族半导体缓冲区116之间的结具有更高的能量势垒高度。二极管102的势垒高度形成较低正向偏置。在一个实施方式中，势垒高度小于1eV，例如为0.6eV至0.8eV以便实现具有小于1V的低正向偏置的二极管102。
在HEMT100的该下部区域，例如，小于1eV的低势垒高度可以通过选择补偿结构110的Al含量以使低导电区的电场和势垒高度形成上述形状而实现。一旦载流子（电子）跨过该势垒，它们经由下沟道（如有，也经由下2DEG114）自由地从漏极流向源极。如图1所示，补偿结构110可以包括多个层112，其中一个或多个层含有Al。设置含有Al的补偿结构110不仅能经由极化电荷形成下2DEG114，还能固定二极管102的势垒高度以及两个载流子储存器（例如，两个2DEG）之间的距离。然而，如果上2DEG120和下2DEG114之间的间隔不够，二极管102可能具有不良双极行为（例如，二极管可以在两个方向上传输电流）。在HEMT100中补偿结构110的插入将二极管102的势垒高度固定至适合具有低正向偏置的值。此外，与非补偿电场的情况不同，二极管102的势垒高度不随着上、下沟道之间的距离增大而增高。相反地，补偿结构110的存在提供了相对平坦的中央区，如上所述，通常导带分布在该区内是平坦的。
补偿结构110可以制作成足够厚以避免二极管发生双极行为。二极管102被设计为具有如上所述的低势垒高度（因而具有低正向偏置），通过补偿结构110在上、下沟道之间设置足够的间隔以使二极管102能在一个方向上但不在相反方向上传导电流。通过在补偿结构110内提供厚度适当和含有Al的补偿层，从而在HEMT100内形成具有零电场的中央区，如上所述。这种结构在上、下沟道之间提供足够的间隔，而没有不利地增加二极管102的正向偏置电压。
在一个实施方式中，上、下沟道至少隔开300nm并且二极管102具有1V或更少的正向偏置电压。通过恰当地选择补偿结构110的层厚度以及带隙，上、下沟道能够至少隔开500nm，或其间隔介于500nm和1μm之间或更远，并且二极管102仍具有约1V或更低的正向偏置电压。通常，补偿结构110消除了上、下沟道之间的距离对于二极管102的势垒高度的影响。
图2示出了图1的虚线区126中的、补偿结构110的一个实施方式的分解图。根据该实施方式，补偿结构110包括介于上GaN缓冲区116和下GaN缓冲区108之间的四个AlGaN层200、210、220、230。上GaN缓冲区116和下GaN缓冲区108均具有如本文先前所述的2DEG。图2中仅下2DEG114可见。
补偿结构110的层200、210、220、230具有相同或不同的Al含量。在一个实施方式中，补偿结构110最上面的层200含有最多Al，例如约4%，在最上层200紧下方的层210含有，例如，约1%的铝，并且紧靠最下层的层220含有，例如，约2%的Al。补偿结构110的最下层230能包括足够量的Al以通过极化效应在下GaN缓冲区108内形成下2DEG114。
图3示出了补偿结构110的示例性实施方式。图3所示结构110类似于图2所示结构，然而，补偿结构110的最下层300不含有可感知的Al，相反地，该层300为n+重掺杂，例如，浓度至少为1×1018cm-3。同样地，补偿结构110中含有Al的层200、210、220介于上GaN缓冲区116和补偿结构110的最下掺杂（不含有铝）层300之间。最下层300掺杂足以在补偿结构110的最下层300形成导电沟道302，而不必在HEMT100的下部使用2DEG。
在每一种情况下，设置上、下沟道并且补偿结构110的厚度以及带隙确保集成二极管102在HEMT关断状态下具有低正向偏置、稳定的阈值电压以及高电流驱动能力。同样，在每种情况下，补偿结构110的层能够具有相同或不同的厚度。在一个实施方式中，补偿结构110的层具有接近（例如）约10nm至20nm的相同厚度。
图4示出了当负向电压施加到漏电极时关断状态条件下GaNHEMT的电特性的对比。图表绘制了电压（x轴）比电流（y轴）。传统的GaNHEMT（由标有“具有二极管”的曲线表示）和本文所述具有集成二极管102的HEMT100（由标有“不具有二极管”的曲线表示）进行了对比。在两种情况下，晶体管在关断状态条件下均被偏置，即，主沟道在栅极下方减弱以避免通过沟道从源极到漏极的直流电。随后负电压施加到漏极，并且当该电压到达充分负值时，二极管102打开并且电流得以流动。当然，相反的栅极和漏极电压极性用于常开型器件。在传统的GaNHEMT中，在背景技术中所描述的伪二极管以大约3V的电压打开，而本文所描述的集成二极管102具有1V或更少的显著低正向偏置，例如，约为0.1V至0.6V（参考负向漏电压）。
图5示出了HEMT100的另一个实施方式。图5所示实施方式类似于图1所示实施方式。然而，不同的是，源极（或漏极）包括从器件顶侧402延伸至上III-V族半导体缓冲区116的上部400以及从器件的对底侧406延伸至下III-V族半导体缓冲区108的下部404。上源极（或漏极）区400与上2DEG120电接触，下第二源极（或漏极）区404与下沟道（如存在，则还有下2DEG114）电接触。源极（或漏极）的上部区400和下部区404由补偿结构110彼此分开。这样，能够从顶侧402和底侧406接触源极（或漏极）。在导通状态下，电流通过上沟道和2DEG120从上源极区400流经沟道流入漏极。在反向关断状态模式中，上沟道被夹断，电流通过下沟道（如有，通过下2DEG114）和正向偏置二极管102从下源极区404流入漏极。
本文所述集成二极管102利用能够由根据期望的二极管正向偏置点调节的势垒高度而分开的两个不同沟道。本文所述集成二极管102可以利用极化电荷以实现上2DEG区120和下2DEG区114（或至少上2DEG120，其中下2DEG114可以通过如本文，例如，参考图3所述的掺杂实现）。设置AlGaN堆叠层作为补偿结构110从而将二极管102的势垒高度固定至期望值。利用足够的厚度和带隙，通常补偿结构110能抑制二极管双极行为，同时消除上、下沟道之间的距离对二极管势垒高度的影响。
诸如“在…下面”、“下方”、“下面”、“上方”和“上面”等的空间相对术语用于简化说明，用来解释一个元件相对于第二个元件的位置。除了附图中所述的不同方位之外，这些术语还旨在涵盖了器件的不同方位。另外，诸如“第一”、“第二”等术语还用于说明各种元件、区域、部分等并且也不用于限制。整个说明书中相同的术语表示相同的元件。
如本文所用，术语“具有”、“含有”、“包括”、“包含”以及类似术语为开放性术语，它们表示存在已表述的元件或特征，但不排除另外的元件或特征。除非文中另有详细指示，冠词“一个”、“一个”以及“这个”包括复数，也包括单数。
应理解的是，除非另有明确说明，本文所述各种实施方式的特征可以互相结合。
尽管本文已经阐述说明了特定实施方式，本领域技术人员应了解的是，在不背离本发明范围的情况下可用多种可选和/或等效实施方案代替特定实施方式。本申请旨在覆盖本文所讨论的特定实施方式的修改或变形。因此，本发明只由权利要求及其同等物限制。

Claims (29)

1.一种高电子迁移率晶体管，包括：
源极、栅极和漏极；
具有二维电子气(2DEG)的第一III-V族半导体区，所述二维电子气(2DEG)提供所述源极和漏极之间的、能够由所述栅极控制的第一导电沟道；
第二III-V族半导体区，在所述第一III-V族半导体区下方并具有连接至所述源极或漏极且不能够由所述栅极控制的第二导电沟道；以及
其中，所述第一和第二III-V族半导体区由所述高电子迁移率晶体管的、具有不同于所述第一和第二III-V族半导体区的带隙的区彼此分隔开。
2.根据权利要求1所述的高电子迁移率晶体管，其中，所述第一和第二导电沟道至少分隔开300nm。
3.根据权利要求2所述的高电子迁移率晶体管，其中，所述第一和第二导电沟道至少分隔开500nm。
4.根据权利要求3所述的高电子迁移率晶体管，其中，所述第一和第二导电沟道的间隔在500nm和1μm之间。
5.根据权利要求1所述的高电子迁移率晶体管，其中，当所述高电子迁移率晶体管处于导通状态时，所述第一导电沟道可操作地连接所述源极和所述漏极，并且当所述高电子迁移率晶体管处于关断状态时，所述第二导电沟道可操作地以反向偏置连接所述源极和所述漏极。
6.根据权利要求1所述的高电子迁移率晶体管，其中，所述源极或所述漏极从所述二维电子气延伸至所述第二导电沟道。
7.根据权利要求6所述的高电子迁移率晶体管，其中，所述源极或所述漏极包括：延伸至所述第一III-V族半导体区并与所述二维电子气电接触的第一区；以及延伸至所述第二III-V族半导体区并与所述第二导电沟道电接触的第二区，所述源极或漏极的所述第一区和所述第二区由所述高电子迁移率晶体管的具有不同带隙的区而彼此分隔开。
8.根据权利要求1所述的高电子迁移率晶体管，其中，所述高电子迁移率晶体管的具有不同带隙的所述区包括含有Al并介于所述第一和第二III-V族半导体区之间的多个层，从而所述第一和第二导电沟道由所述多个层彼此分隔开。
9.根据权利要求8所述的高电子迁移率晶体管，其中，所述多个层具有不同的Al含量。
10.根据权利要求8所述的高电子迁移率晶体管，其中，所述多个层中的一个层靠近所述第一III-V族半导体区并且Al含量比其他层高。
11.根据权利要求8所述的高电子迁移率晶体管，其中，所述多个层中的每个层的厚度至少为10nm。
12.根据权利要求8所述的高电子迁移率晶体管，其中，所述多个层中的一个或多个层的Al含量在4％和1％之间。
13.根据权利要求8所述的高电子迁移率晶体管，还包括置于所述多个层下方的附加层以使所述多个层介于所述第一III-V族半导体区和所述附加层之间，其中，所述附加层形成所述第二III-V族半导体区并足够高地掺杂以形成所述第二导电沟道。
14.根据权利要求8所述的高电子迁移率晶体管，其中，所述多个层中的一个层靠近所述第二III-V族半导体区并含有足够的Al以使二维电子气形成在所述第二III-V族半导体区中。
15.一种高电子迁移率晶体管，包括：
二极管；
二维电子气(2DEG)，提供置于III-V族半导体区中的第一导电沟道，所述二维电子气和漏极形成所述二极管的阴极；以及
所述第一导电沟道下方的第二导电沟道，所述第二导电沟道和源极形成所述二极管的阳极，所述二极管在所述高电子迁移率晶体管处于关断状态时具有足够低的能量势垒以使所述二极管在所述关断状态时具有小于1V的正向偏置电压，
其中，含有足够量的Al的补偿结构并入所述二维电子气和所述第二导电沟道之间，所述补偿结构含有足够量的Al以使所述补偿结构下方的III-V族半导体区内出现另一二维电子气，从而形成所述第二导电沟道。
16.根据权利要求15所述的高电子迁移率晶体管，其中，在所述关断状态下，所述二极管具有小于0.8V的正向偏置电压。
17.根据权利要求16所述的高电子迁移率晶体管，其中，在所述关断状态下，所述二极管的正向偏置电压在0.1V和0.6V之间。
18.根据权利要求16所述的高电子迁移率晶体管，其中，在所述关断状态下，所述二极管具有小于1eV的能量势垒。
19.根据权利要求18所述的高电子迁移率晶体管，其中，在所述关断状态下，所述二极管的能量势垒小于0.8eV。
20.根据权利要求15所述的高电子迁移率晶体管，其中，所述第二导电沟道包括与所述第一导电沟道分隔开的掺杂区。
21.根据权利要求15所述的高电子迁移率晶体管，其中，所述第二导电沟道由与置于所述III-V族半导体区内的所述二维电子气分隔开的额外二维电子气形成。
22.一种高电子迁移率晶体管，包括：
源极、栅极和漏极；
具有二维电子气(2DEG)的第一GaN区，所述二维电子气提供所述源极和漏极之间的、能够由所述栅极控制的第一导电沟道；
第二GaN区，在所述第一GaN区下方并具有不能够由所述栅极控制的第二导电沟道；以及
介于所述第一GaN区和所述第二GaN区之间的多个AlGaN层，以使所述第一和第二导电沟道由所述多个AlGaN层彼此分隔开。
23.根据权利要求22所述的高电子迁移率晶体管，其中，所述多个AlGaN层具有不同的Al含量。
24.根据权利要求22所述的高电子迁移率晶体管，其中，所述多个AlGaN层中的一个层靠近所述第一GaN区并且Al含量比其他AlGaN层高。
25.根据权利要求22所述的高电子迁移率晶体管，其中，所述多个AlGaN层中的每个层的厚度至少为10nm。
26.根据权利要求22所述的高电子迁移率晶体管，其中，所述多个AlGaN层中的一个或多个层的Al含量在4％和1％之间。
27.根据权利要求22所述的高电子迁移率晶体管，还包括置于所述多个AlGaN层下方的附加层，以使所述多个AlGaN层介于所述第一GaN区和所述附加层之间，其中，所述附加层是所述第二GaN区并足够高地掺杂以形成所述第二导电沟道。
28.根据权利要求22所述的高电子迁移率晶体管，其中，所述多个AlGaN层中的一个层靠近所述第二GaN区并含有足够的Al以使二维电子气形成于所述第二GaN区中。
29.一种制造具有源极、漏极和栅极的高电子迁移率晶体管的方法，包括：
设置具有二维电子气(2DEG)的第一III-V族半导体区，所述二维电子气(2DEG)提供所述源极和漏极之间的、能够由所述栅极控制的第一导电沟道；
设置第二III-V族半导体区，所述第二III-V族半导体区在所述第一III-V族半导体区下方并且具有连接至所述源极或漏极且不能够由所述栅极控制的第二导电沟道；以及
设置所述高电子迁移率晶体管的、具有不同于所述第一和第二III-V族半导体区的带隙并介于所述第一和第二III-V族半导体区之间的区。
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