CN102955756A - 多端口存储元件和包括其的半导体设备及系统 - Google Patents

Abstract

本发明提供了一种多端口存储元件和包括其的半导体设备。该多端口存储元件包括：第一端口；不同于第一端口的第二端口；耦接到第一端口的第一处理器能访问的第一存储区；耦接到第二端口的第二处理器能访问的第二存储区；以及第一处理器和第二处理器两者都能访问的公共存储区，包括多个存储体，其中当第一处理器访问多个存储体中的第一存储体时，第二处理器访问多个存储体中的第二存储体。

Description

多端口存储元件和包括其的半导体设备及系统

技术领域

与示范实施例一致的装置和方法涉及多端口存储元件和包括其的半导体设备及系统。

背景技术

在一个系统中采用多个处理器的多处理器系统被安装在便携电子设备中（诸如，便携多媒体播放器（PMP）、移动电话机、智能电话机、全球定位系统（GPS）、导航设备、数字照相机、数字摄像机、个人数据助理（PDA）等），以便使便携电子设备运行或操作得更快且更顺畅。为了满足用户对于聚合（convergence）的要求，例如，移动电话机在基本电话操作之外还可以具有音乐、游戏、照相机、结算（settlement）或视频操作。因此，移动电话机可以采用具有通信调制/解调操作的通信处理器和具有除了通信操作之外的应用操作的媒体处理器。

在多处理器系统中采用来存储处理数据的半导体存储器可以在操作或功能方面改变。例如，半导体存储器可以具有多个访问端口并且通过该访问端口同时输入和输出数据。现有技术的多端口半导体存储设备（诸如OneDRAM（这是三星电子的注册商标））是熔丝存储（fusion memory）芯片，其能够显著增大移动设备内在通信处理器与媒体处理器之间的数据处理速度。典型地，两个处理器需要两个存储器。然而，由于OneDRAM能够通过单个芯片在多个处理器之间路由数据，所以不需要多个存储器。

发明内容

一个或更多示范实施例的各方面提供了具有增大的操作速度和提高的操作效率的多端口存储元件。

一个或更多示范实施例的各方面还提供了包括该多端口存储元件的半导体设备。

一个或更多示范实施例的各方面还提供了包括该半导体设备的半导体系统。

然而，一个或更多示范实施例的各方面不限于这里阐述的实施例。通过参考下文给出的示范实施例的详细描述，上述和其他方面对于本领域一般技术人员而言将变得更明显。

根据示范实施例的一方面，提供了一种多端口存储元件，包括：一种多端口存储元件，包括：第一端口；不同于第一端口的第二端口；耦接到第一端口的第一处理器能访问的第一存储区；耦接到第二端口的第二处理器能访问的第二存储区；以及第一处理器和第二处理器两者都能访问的公共存储区，包括多个存储体，其中当第一处理器访问多个存储体中的第一存储体时，第二处理器访问多个存储体中的第二存储体。

根据另一示范实施例的一方面，提供了一种半导体设备，包括：一个或更多非易失性存储元件；存储控制器，控制该一个或多个非易失性存储元件的操作；以及多端口存储元件，包括第一端口、不同于第一端口的第二端口、耦接到第一端口的存储控制器能访问的第一存储区、耦接到第二端口的处理器能访问的第二存储区、以及存储控制器和处理器两者都能访问的公共存储区，其中公共存储区包括多个存储体，以及当存储控制器访问多个存储体中的第一存储体时，该处理器访问多个存储体中的第二存储体。

根据另一示范实施例的一方面，提供了一种半导体系统，包括：一个或多个非易失性存储元件；存储控制器，控制一个或多个非易失性存储元件的操作；执行操作的处理器；以及多端口存储元件，包括第一端口、不同于第一端口的第二端口、耦接到第一端口的存储控制器能访问并且存储关于一个或多个非易失性存储元件的页面映射数据的第一存储区、耦接到第二端口的处理器能访问并且用作系统主存储区的第二存储区、以及存储控制器和处理器两者都能访问的公共存储区，其中公共存储区包括多个存储体，当存储控制器访问多个存储体中的第一存储体时，该处理器访问多个存储体中的第二存储体。

根据另一示范实施例的一方面，提供了一种多端口存储元件，包括：第一端口；不同于第一端口的第二端口；由耦接到第一端口的第一处理器和耦接到第二端口的第二处理器两者都能访问的公共存储区，其包括多个存储体，其中第一处理器能访问多个存储体中的第一存储体，同时第二处理器能访问多个存储体中的第二存储体。

根据另一示范实施例的一方面，提供了一种包括公共存储区的多端口存储元件的操作方法，该方法包括：将第一处理器耦接到多端口存储元件的第一端口和将第二处理器耦接到多端口存储元件的不同于第一端口的第二端口；以及由第一处理器访问公共存储区的第一存储体，同时由第二处理器访问公共存储区的第二存储体。

附图说明

通过参考附图详细描述示范实施例，上述和其它方面和特征将变得更加明显，附图中：

图1为根据示范实施例的半导体系统的框图；

图2为图1中所示的公共存储区的框图；

图3为示出根据示范实施例的半导体系统的应用实例的图；

图4和图5示出实现图3的存储器链式架构（MLA）的存储模块；

图6为示出根据示范实施例的半导体系统的另一应用实例的图；

图7和图8示出实现图6的MLA的存储模块；以及

图9和图10示出实现图6的MLA的堆叠封装。

具体实施方式

现将参考附图在其后更加全面地描述示范实施例。然而，示范实施例可以以不同的形式实现且不应解释为限于这里阐述的示范实施例。而是，提供这些示范实施例使得本公开充分和完整，且向那些本领域的技术人员全面地传达发明构思。贯穿说明书中相同的附图标记指示相同的元件。在附图中，为了清晰夸大了层和区域的厚度。

在描述示范实施例的上下文中术语“一”和“一个”和“该”以及类似的指示物的使用将被解释为涵盖单数和复数形式两者，除非在此指示另外的意思或清楚地与上下文相反。术语“包括”、“具有”和“包含”应解释为开放的术语（即，含义为“包括，但不限于”），除非另外指明。

除非另有限定，这里使用的所有技术和科学术语具有本发明属于的领域的普通技术人员共同理解的相同的意思。应当注意在此给出的任意和所有实例或者示范术语的使用仅旨在更好地阐明示范实施例而非限制本发明的范围，除非另有规定。此外，除非另有限定，在通常使用的字典中定义的所有术语不可过度地解释。

图1为根据示范实施例的半导体系统的框图。

参考图1，半导体系统包括多端口存储元件300、存储控制器100、处理器200和多个非易失性存储元件410_1至410_n。

存储控制器100可以控制多个非易失性存储元件410_1至410_n的操作。这里，存储控制器100可以包括用于它的操作的处理器（未示出）（例如，第一处理器）。处理器200（例如，第二处理器）可以用作半导体系统的主处理器（host processor）。多端口存储元件300可以是，但不限于，OneDRAM。

存储控制器100、多端口存储元件300和非易失性存储元件410_1至410_n形成存储器链式架构（MLA）500.

基本地，处理器200可以用作且操作为主处理器。特别地，处理器200可以执行用于驱动半导体系统的操作系统（OS）的操作。

存储控制器100可以从多个非易失性存储元件410_1至410_n读取用于处理器200的操作的数据（在下文，称为“原始数据”），或者可以将处理器200的操作产生的数据写入多个非易失性存储元件410_1至410_n中（在下文，称为“操作数据”）。然而，应当理解，另一示范实施例不限于此。如果必要或需要，额外的功能和操作可以被加入到存储控制器100和处理器200。

存储控制器100经由第一数据总线B10连接到多端口存储元件300，处理器200经由第二数据总线B20连接到多端口存储元件300。即，存储控制器100和处理器200共用多端口存储元件300。因此，根据示范实施例的半导体系统不需要采用两个存储元件以用于存储控制器100和处理器200的操作。这确保低的系统实施成本和紧凑的系统尺寸。

多个非易失性存储元件410_1至410_n经由第三数据总线B30连接到存储控制器100。这里，第一和第二数据总线B10和B20的带宽（例如，10.8GB/s）比第三数据总线B30的带宽（例如，3.2GB/s）大。因此，从多个非易失性存储元件410_1至410_n读取的大容量原始数据能被提供到处理器200而不存在瓶颈，并且由处理器200提供的大容量操作数据能被写入到多个非易失性存储元件410_1至410_n而不存在瓶颈。这增大了半导体系统的操作速度并提高了半导体系统的操作效率。

多个非易失性存储元件410_1至410_n可以是，但不限于，快闪存储元件。多个非易失性存储元件410_1至410_n可以具有NOR或NAND结构。多个非易失性存储元件410_1至410_n的每个可以存储即使当电源关闭时也不会被擦除的数据，诸如，引导码、程序、通信数据或移动设备保存的数据。

多端口存储元件300起主存储器作用，用于存储控制器100和处理器200的操作。多端口存储元件300具有第一端口P1和第二端口P2以及多个存储区310至330以允许多端口访问。

多端口存储元件300的第一端口P1经由第一数据总线B10连接到存储控制器100，多端口存储元件300的第二端口P2经由第二数据总线B20连接到处理器200。即，存储控制器100和处理器200可以通过两个不同的访问路径来访问多端口存储元件300的多个存储区310至330。

多个存储区310至330可以包括被存储控制器100专有访问的第一存储区310、被存储器200专有访问的第二存储区320、以及被存储控制器100和处理器200两者访问的公共存储区330。第一存储区310、第二存储区320和公共存储区330可以包括动态随机存取存储器（DRAM）单元。

在根据示范实施例的半导体系统中，页面映射数据可以存储在第一存储区310中。当存储控制器100从多个非易失性存储元件410_1至410_n读取原始数据或者将操作数据写入多个非易失性存储元件410_1至410_n时可以使用页面映射数据。即，存储控制器100通过参考存储在第一存储区310中的页面映射数据而从多个非易失性存储元件410_1至410_n读取原始数据或者将操作数据写入多个非易失性存储元件410_1至410_n。

第二存储区320可以用作半导体系统的主存储区。即，第二存储区320可以存储涉及处理器200的操作的数据。

公共存储区330可以包括两个或更多存储体（bank）330_1和330_2。在图1中，公共存储区330包括两个存储体330_1和330_2。然而，应当理解，另一示范实施例不限于此。即，公共存储区330可以包括根据一个或更多其他示范实施例所期望的三个存储体、四个存储体或任意数量的存储体。下文将参考图2详细描述公共存储区330的结构。

当存储控制器100访问存储体330_1和330_2中的第一存储体（例如，330_1）时，处理器200可以访问存储体330_1和330_2中的第二存储体（例如，330_2）。例如，当存储控制器100将从多个非易失性存储元件410_1至410_n读取的原始数据写入到第一存储体330_1时，处理器200可以从第二存储体330_2读取已经由存储控制器100写入的原始数据。

即，存储控制器100和处理器200能同时访问公共存储区330。这能防止在处理器200正在访问公共存储区330的同时存储控制器100等待访问公共存储区330时可能发生的任务执行中的延迟。因此，根据示范实施例的半导体系统的操作速度可以增大。

然而，存储控制器100和处理器200不同时访问一个存储体（例如，330_1）。例如，在存储控制器100访问第一存储体330_1之后，处理器200可访问第一存储体330_1。

图2为图1所示的公共存储区330的框图。

参考图2，公共存储区330的第一存储体330_1和第二存储体330_2分别包括信号量（semaphore）区356_1和356_2、第一邮箱352_1和352_2、第二邮箱354_1和354_2、第一缓冲区357_1和357_2、和第二缓冲区358_1和358_2。

与访问公共存储区330的授权有关的信息存储在信号量区356_1和356_2。在存储控制器100与处理器200之间交换的消息（诸如，授权请求、地址、数据大小、指示存储数据的公共存储器的地址的传输数据、和命令）被写入第一邮箱352_1和352_2以及第二邮箱354_1和354_2。例如，即将从存储控制器100发送到处理器200的消息被写入第一邮箱352_1和352_2。另外，即将从处理器200发送到存储控制器100的消息被写入第二邮箱354_1和354_2。作为实例，至少一比特可以被分配到信号量区365_1和365_2，而四字节可以被分配到第一邮箱352_1和352_2以及第二邮箱354_1和354_2中的每个。

第一缓冲区357_1和357_2以及第二缓冲区358_1和358_2存储在处理器200与存储控制器100之间交换的数据（例如，原始数据或操作数据）。

当存储控制器100与处理器200之间的数据接口通过多端口存储元件300实现时，存储控制器100和处理器200可以把即将相互发送的消息分别写入到第一邮箱352_1和352_2以及第二邮箱354_1和354_2。读取由发送端写入的消息的接收端可以响应于该消息而执行操作。

特别地，将描述存储控制器100将用于访问公共存储区330的第一存储体330_1的授权转移到处理器200的情况以及处理器200将用于访问公共存储区330的第二存储体330_2的授权转移到存储控制器100的情况作为实例。

首先，存储控制器100将从多个非易失性存储元件410_1至410_n读取的原始数据写入到第一存储体330_1（例如，第一缓冲区357_1和第二缓冲区358_1）。在本示范实施例中，当存储控制器100将原始数据写入到第一存储体330_1时，处理器200可以从第二存储体330_2（例如，第一缓冲区357_2和第二缓冲区358_2）读取原始数据。即，在处理器200从第二存储体330_2读取原始数据的同一时刻，存储控制器100可以将原始数据写入到第一存储体330_1。

将原始数据写入到第一存储体330_1之后，存储控制器100改变信号量区356_1的标记数据，然后将通知用于访问第一存储体330_1的授权的转移的消息写入第一邮箱352_1。因此，用于访问第一存储体330_1的授权被转移到处理器200。

在从第二存储体330_2读取原始数据之后，处理器200改变信号量区356_2的标记数据，然后将通知用于访问第二存储体3302的授权的转移的消息写入第二邮箱354_2。因此，用于访问第二存储体330_2的授权被转移到存储控制器100。

处理器200从第一邮箱352_1读取了通知用于访问第一存储体330_1的授权的转移的消息，并识别信号量区356_1的标记数据是否已经改变。然后，处理器200将通知用于访问第一存储体330_1的授权的接收的响应消息写入第二邮箱354_2。此后，处理器200具有用于访问第一存储体330_1的专有授权。

同时，存储控制器100从第二邮箱354_2读取了通知用于访问第二存储体330_2的授权的转移的消息，并识别信号量区356_2的标记数据是否已经改变。然后，存储控制器100将通知用于访问第一存储体330_1的授权的接收的响应消息写入第一邮箱352_2。此后，存储控制器100具有用于访问第二存储体330_2的专有授权。

随后，在存储控制器100将原始数据写入第二存储体330_2同时，处理器200从第一存储体330_1读取原始数据。当这些读取和写入操作结束时，存储控制器100和处理器200经历了相同的授权转移过程。

在多个非易失性存储元件410_1至410_n中存储操作数据（由处理器200的操作产生）的过程以与上述授权转移过程相反的顺序执行。即，当处理器200将操作数据写入第一存储体330_1同时，存储控制器100通过参考存储在第一存储区310中的页面映射数据而从第二存储体330_2读取原始数据并将所读取的原始数据写入多个非易失性存储元件410_1至410_n。

当这些读取和写入操作结束时，处理器200将用于访问第一存储体330_1的授权转移到存储控制器100，而存储控制器100将用于访问第二存储体330_2的授权转移到处理器200。然后，处理器200将操作数据写入到第二存储体330_2，而存储控制器100通过参考存储在第一存储区310中的页面映射数据而从第一存储体330_1读取原始数据并将所读取的原始数据写入多个非易失性存储元件410_1至410_n。

通过这些读取和写入操作的连续重复，存储在多个非易失性存储元件410_1至410_n中的原始数据被迅速传送到处理器200而不受到带宽的限制，并且由处理器200的操作产生的操作数据被迅速地存储在多个非易失性存储元件410_1至410_n而不受到带宽的限制。

图3为示出根据示范实施例的半导体系统的应用实例的图。图4和图5示出实现图3的MLA 500的存储模块。

在图3的应用实例中，半导体系统应用于个人计算机（PC）（更具体地，笔记本型PC），然而应当理解的是，另一示范实施例不限于此。

在本实例中，存储控制器100的输入/输出（I/O）可以以X64操作，而处理器200的I/O可以以X64操作。因此，如果多端口存储元件的I/O为X16，则可以使用四个多端口存储元件300_1至300_4，如果多端口存储元件的I/O为X32，则可以使用两个多端口存储元件。即，使用的多端口存储元件的数量可以根据每个多端口存储元件的I/O改变。

存储控制器100可以使用八个通道Ch0至Ch7。在此情况下，通道Ch0至Ch7的每个的I/O可以为X8。四个非易失性存储元件410_1至410_n可以连接到通道Ch0至Ch7的每个。因此，可以使用总共32个非易失性存储元件410_1至410_n。

存储模块的前侧在图4中示出，存储模块的后侧在图5中示出。

多端口存储元件300_1至300_4、存储控制器100以及多个非易失性存储元件410_1至410_n安置在存储模块的电路板510的前侧和后侧。

例如，四个多端口存储元件300_1至300_4和十六个非易失性存储元件410_1至410_n可以安置在存储模块的电路板510的前侧，而存储控制器100和十六个非易失性存储元件410_1至410_n可以安置在存储模块的电路板510的后侧。

图6为示出根据示范实施例的半导体系统的另一应用实例的图。图7和图8示出实现图6的MLA500的存储模块。图9和图10示出实现图6的MLA500的堆叠封装。

在图6的应用实例中，半导体系统被用在基于ARM的服务器（arm baseserver）中，然而应当理解的是，另一示范实施例不限于此。

在本实例中，存储控制器100的I/O可以以X32操作，而处理器200的I/O可以以X64操作。这里，可以使用具有第一端口P1和第二端口P2的多端口存储元件，其中该第一端口P1的I/O为X16，该第二端口P2的I/O为X32。可以使用两个这样的多端口存储元件300_1和300_2。

存储控制器100可以使用四个通道Ch0至Ch3。在此情况下，通道Ch0至Ch3的每个的I/O可以为X8。四个非易失性存储元件410_1至410_n可以连接到通道Ch0至Ch3的每个。因此，可以使用总共16个非易失性存储元件410_1至410_n。

存储模块的前侧在图7中示出，存储模块的后侧在图8中示出。

多端口存储元件300_1和300_2、存储控制器100以及多个非易失性存储元件410_1至410_n可以安置在存储模块的电路板510的后侧，而一个或多个错误纠正码（ECC）360和一个或多个非易失性存储元件350可以安置在电路板510的前侧。例如，一个ECC360和四个非易失性存储350可以安置在存储模块的电路板510的前侧。

参考图9和图10，存储控制器100、两个多端口存储元件300_1和300_2以及十六个非易失性存储元件410_1至410_n可以安置在上电路板550上，而四个非易失性存储元件350可以安置在下电路板560上。

总结该详细的描述，本领域技术人员可以理解在不实质脱离本发明的原理的情况下，可以对上文所述的示范实施例进行许多不同的变化和变形。因此，公开的示范实施例仅用于普通的、描述性的含义，而不为了限制的目的。

本申请要求于2011年8月23日提交到韩国专利局的韩国专利申请No.10-2011-0084135的优先权，其公开内容通过引用整体合并于此。

Claims (20)

1.一种多端口存储元件，包括：

第一端口；

不同于所述第一端口的第二端口；

耦接到所述第一端口的第一处理器能访问的第一存储区；

耦接到所述第二端口的第二处理器能访问的第二存储区；以及

所述第一处理器和所述第二处理器两者都能访问的公共存储区，包括多个存储体，

其中所述第一处理器能访问所述多个存储体中的第一存储体，同时所述第二处理器能访问所述多个存储体中的第二存储体。

2.根据权利要求1所述的多端口存储元件，其中第一数据由所述第一处理器写入所述第一存储体，同时第二数据由所述第二处理器从所述第二存储体读取。

3.根据权利要求1所述的多端口存储元件，其中所述多个存储体的每个包括信号量区、第一邮箱、第二邮箱和缓冲区。

4.根据权利要求3所述的多端口存储元件，其中所述第一邮箱存储将从所述第一处理器发送到所述第二处理器的任意消息，而所述第二邮箱存储将从所述第二处理器发送到所述第一处理器的任意消息。

5.根据权利要求3所述的多端口存储元件，其中所述缓冲区存储在所述第一处理器与所述第二处理器之间交换的任意原始数据和任意操作数据。

6.根据权利要求1所述的多端口存储元件，其中所述第二处理器不能访问所述第一存储区，而所述第一处理器不能访问所述第二存储区。

7.一种半导体设备，包括：

一个或多个非易失性存储元件；

存储控制器，控制所述一个或多个非易失性存储元件的操作；以及

多端口存储元件，包括第一端口、不同于第一端口的第二端口、耦接到所述第一端口的所述存储控制器能访问的第一存储区、耦接到所述第二端口的处理器能访问的第二存储区、以及所述存储控制器和所述处理器两者都能访问的公共存储区，

其中所述公共存储区包括多个存储体，以及

其中所述存储控制器能访问所述多个存储体中的第一存储体，同时所述处理器能访问所述多个存储体中的第二存储体。

8.根据权利要求7所述的半导体设备，其中所述第一存储区存储关于所述一个或多个非易失性存储元件的页面映射数据，而所述第二存储区是所述处理器的系统主存储器。

9.根据权利要求8所述的半导体设备，其中在所述处理器将数据写入所述第二存储体时，所述存储控制器从所述第一存储体读取数据并将所读取的数据写入所述一个或多个非易失性存储元件。

10.根据权利要求8所述的半导体设备，其中当所述处理器从所述第二存储体读取数据时，所述存储控制器从所述一个或多个非易失性存储元件读取数据并将所读取的数据写入所述第一存储体。

11.根据权利要求7所述的半导体设备，其中所述一个或多个非易失性存储元件包括一个或多个快闪存储元件。

12.根据权利要求7所述的半导体设备，还包括：

第一数据总线，连接所述存储控制器和所述多端口存储元件；

第二数据总线，连接所述处理器和所述多端口存储元件；和

第三数据总线，连接所述一个或多个非易失性存储元件和所述存储控制器，

其中所述第一数据总线的带宽和所述第二数据总线的带宽大于所述第三数据总线的带宽。

13.根据权利要求7所述的半导体设备，还包括电路板，其中所述多端口存储元件位于所述电路板的第一表面上，而所述一个或多个非易失性存储元件和所述存储控制器中的至少一个位于所述电路板的不同于所述第一表面的第二表面上。

14.根据权利要求7所述的半导体设备，还包括电路板，其中易失性存储元件位于所述电路板的第一表面上，而所述一个或多个非易失性存储元件、所述多端口存储元件以及所述存储控制器中的至少一个位于所述电路板的不同于所述第一表面的第二表面上。

15.根据权利要求7所述的半导体设备，还包括顺序堆叠的第一电路板和第二电路板，其中易失性存储元件位于所述第一电路板上，所述一个或多个非易失性存储元件、所述多端口存储元件以及所述存储控制器中的至少一个位于所述第二电路板上。

16.根据权利要求14所述的半导体设备，其中所述一个或多个非易失性存储元件包括动态随机存取存储器（DRAM）元件。

17.根据权利要求7所述的半导体设备，还包括所述处理器，其是用于驱动操作系统的主处理器。

18.一种多端口存储元件，包括：

第一端口；

不同于所述第一端口的第二端口；和

由耦接到所述第一端口的第一处理器和耦接到所述第二端口的第二处理器两者都能访问的公共存储区，其包括多个存储体，

其中所述第一处理器能访问所述多个存储体中的第一存储体，同时所述第二处理器能访问所述多个存储体中的第二存储体。

19.根据权利要求18所述的多端口存储元件，还包括所述第一处理器能访问且所述第二处理器不能访问的第一存储区。

20.根据权利要求18所述的多端口存储元件，其中第一数据被所述第一处理器从所述第一存储体中读取，同时第二数据被所述第二处理器写入所述第二存储体。

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