CN102955276B - 像素阵列基板及显示面板 - Google Patents

Abstract

一种像素阵列基板包括基板、多个像素结构、多条第一走线以及至少一第一拟走线。基板具有显示区以及位于显示区外的周边区。像素结构阵列排列于显示区。第一走线位于周边区且与像素结构电性连接。第一拟走线位于周边区且与像素结构电性绝缘。第一走线位于显示区与第一拟走线之间。此外，本发明同时公布了一种包括上述像素阵列基板的显示面板。

Description

像素阵列基板及显示面板

技术领域

本发明是有关于一种像素阵列基板及显示面板，且特别是有关于一种具有拟走线的像素阵列基板及显示面板。

背景技术

随着显示技术的蓬勃发展，显示面板已应用于各种尺寸的显示装置，如电视、计算机屏幕、笔记型计算机、行动电话等当中。以行动电话为例，消费者除了对显示面板的显示性能，如分辨率、对比、视角等，有所要求外，对于显示面板的外观美感的要求亦日渐提升。因此，显示面板相关业者多已纷纷投入窄边框(Narrow boarder)显示面板的行列中，以使具有相同显示质量的显示面板更具有轻薄短小的特性，来满足消费者需求。

为了实现窄边框的显示面板，业者需减少周边走线所分布的面积，以缩减边框的宽度。在公知技术中，通常使用精良的黄光制程技术来缩短周边走线之间的线距以及周边走线的宽度来实现窄边框显示面板。然而，随着智能型手机的发展，其显示面板的分辨率越做越高，周边走线的数量也随之增加，导致周边走线之间的线距以及周边走线的宽度需不断的缩小。周边走线也易发生宽度过小或断线的问题，进而影响显示面板的质量。

发明内容

有鉴于此，本发明提供一种像素阵列基板，其可改善走线易发生宽度过小或断线的问题，进而提升显示面板的显示质量。

此外，本发明提供一种显示面板，其具有高显示质量。

本发明提供一种像素阵列基板，此像素阵列基板包括包括基板、多个像素结构、多条第一走线以及至少一第一拟走线。基板具有显示区以及位于显示区外的周边区。像素结构阵列排列于显示区。第一走线位于周边区且与像素结构电性连接。第一拟走线(dummy line)位于周边区且与像素结构电性绝缘。第一走线位于显示区与第一拟走线之间。

本发明提供一种显示面板，此显示面板包括上述的像素阵列基板、对向基板以及显示介质。对向基板相对于像素阵列基板。显示介质位于像素阵列基板与对向基板之间。

在本发明的一实施例中，上述的第一走线呈等间距(pitch)排列。任意二相邻的第一走线之间存在第一线距。第一拟走线与相邻的第一走线之间存在第二线距。第二线距实质上等于第一线距。

在本发明的一实施例中，上述的第一走线具有第一宽度。第一拟走线具有第二宽度。第二宽度实质上小于第一宽度。

在本发明的一实施例中，上述的第一拟走线为最接近基板边缘的走线。

在本发明的一实施例中，上述的基板具有长边以及与长边连接的短边。第一拟走线于长边上的正投影涵盖第一走线于长边上的正投影。第一拟走线于短边上的正投影涵盖第一走线于短边上的正投影。

在本发明的一实施例中，上述的像素阵列基板还包括驱动芯片。驱动芯片位于周边区。驱动芯片透过第一走线与像素结构电性连接。第一拟走线与驱动芯片电性绝缘。

在本发明的一实施例中，上述的像素结构包括主动组件以及像素电极。主动组件具有源极、栅极以及漏极。像素电极与主动组件的漏极电性连接。第一走线与像素结构的栅极电性连接。

在本发明的一实施例中，上述的像素阵列基板还包括多条第二走线以及至少一第二拟走线。第二走线位于周边区且与像素结构的源极电性连接。第二拟走线位于周边区且与像素结构电性绝缘。第二走线位于显示区与第二拟走线之间。

在本发明的一实施例中，上述的第二走线呈等线距排列。任意二相邻的第二走线之间存在第三线距。第二拟走线与相邻的第二走线之间存在第四线距。第三线距实质上等于第四线距。

在本发明的一实施例中，上述的第二走线具有第三宽度。第二拟走线具有第四宽度。第四宽度实质上小于第三宽度。

基于上述，在本发明一实施例的像素阵列基板及显示面板中，透过拟走线的配置可使所有走线的曝光条件较为一致，而减少位于外缘的走线发生宽度过小或断线的问题，进而提升显示面板的显示效果。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为本发明一实施例的显示面板的剖面示意图;

图2为图1的像素阵列基板的上视示意图;

图3为图2的局部区域A的放大示意图;

图4为图2的局部区域B的放大示意图。

【主要组件符号说明】

100：显示面板

110：像素阵列基板

112：基板

112a：长边

112b：短边

114：像素结构

116：驱动芯片

120：对向基板

130：显示介质

A、         B：区域

D：漏极

DL：资料线

E1：边缘

G：栅极

L1：第一走线

L1’：第一拟走线

L2：第二走线

L2’：第二拟走线

PE：像素电极

P1~P4：间距

R1：显示区

R2：周边区

S：源极

SL：扫描线

T：主动组件

W1~W4：宽度

具体实施方式

图1为本发明一实施例的显示面板的剖面示意图。请参照图1，本实施例的显示面板100包括像素阵列基板110、对向基板120以及显示介质130。对向基板120相对于像素阵列基板110。显示介质130位于像素阵列基板110与对向基板120之间。在本实施例中，对向基板120可为彩色滤光片(Color Filter)基板。然而，本发明不限于此，在其它实施例中，对向基板120亦可不包括彩色滤光片，而为具有透光导电层的透光基板。本实施例的显示介质130例如为液晶(Liquid Crystal)，但本发明不限于此，在其它实施例中，显示介质130亦可为有机发光层、电泳液或其它适当的材料。

图2为图1的像素阵列基板的上视示意图。请参照图2，本实施例的像素阵列基板110包括基板112、多个像素结构114、多条第一走线L1以及至少一第一拟走线L1’。 基板112具有显示区R1以及位于显示区R1外的周边区R2。更进一步地说，本实施例的周边区R2可为环绕显示区R1的环形区域。本实施例的基板112的材质可为玻璃、石英、有机聚合物、或是不透光/反射材料(例如：导电材料、晶圆、陶瓷、或其它可适用的材料)、或是其它可适用的材料。但本发明不以上述为限。

本实施例的像素结构114是阵列排列于显示区R1中。本实施例的像素结构114包括主动组件T以及像素电极PE。主动组件T具有源极S、栅极G以及漏极D。像素电极PE与主动组件T的漏极D电性连接。本实施例的像素阵列基板110还包括多条扫描线SL以及与扫描线SL交错的多条数据线DL。扫描线SL与主动组件T的栅极G电性连接。数据线DL与主动组件T的源极S电性连接。扫描线SL与数据线DL属于不同的膜层。基于导电性的考虑，扫描线SL与数据线DL一般是使用金属材料。然而，本发明不限于此，在其它实施例中，扫描线SL与数据线DL也可以使用其它导电材料，例如合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆栈层。

本实施例的多条第一走线L1位于周边区R2且与像素结构114电性连接。详言之，第一走线L1可与像素结构114的栅极G电性连接。在本实施例中，第一走线L1可透过扫描线SL与像素结构114的栅极G电性连接。换言之，本实施例的第一走线L1可为扫描线SL的延伸。本实施例的像素阵列基板110还包括位于周边区R2的驱动芯片116。驱动芯片116可透过第一走线L1与像素结构114电性连接。驱动芯片116是用以驱动像素结构114，进而使显示面板100可显示画面。

本实施例的第一拟走线L1’位于周边区R2且与像素结构114电性绝缘。第一拟走线L1’亦可与驱动芯片116电性绝缘。第一拟走线L1’与第一走线L1是属于同一膜层。第一走线L1位于显示区R1与第一拟走线L1之间。换言之，第一拟走线L1’是位于所有第一走线L1的边缘处。在本实施例中，第一拟走线L1’可为最接近基板112边缘E1的走线。本实施例的基板112具有长边112a及与长边112a连接的短边112b。第一拟走线L1’于长边112a上的正投影涵盖第一走线L1于长边112a上的正投影。并且，第一拟走线L1’于短边112b上的正投影涵盖第一走线L1于短边112b上的正投影。换言之，第一拟走线L1’是顺着所有第一走线L1中最靠外缘的一条第一走线L1配置的。

值得一提的是，本实施例的第一拟走线L1’是用以确保第一走线L1的质量，以避免第一走线L1在形成过程发生宽度过小或断线的问题，进而提升显示面板100的显示效果。以下配合图示详细说明第一拟走线L1’确保第一走线L1质量的机制。

图3为图2的局部区域A的放大示意图。请参照图3，在本实施例中，多条第一走线L1呈等间距(pitch)排列。任意二相邻的第一走线L1之间存在第一间距P1。第一拟走线L1’与相邻的第一走线L1(即最接近第一拟走线L1’的第一走线L1)之间存在第二间距P2。第二间距P2实质上等于第一间距P1。由于在第一走线L1的设计中第一走线L1是呈等间距排列，因此在曝光过程中若无第一拟走线L1’的设计，则所有第一走线L1中靠外缘的第一走线L1其曝光条件与其它第一走线L1不同。这样一来，所有第一走线L1中靠外缘的第一走线L1在蚀刻制程后便易发生宽度过小或断线的问题。然而，透过第一拟走线L1’的配置可使靠外缘的第一走线L1的曝光条件与其它第一走线L1较为一致，进而改善靠外缘的第一走线L1易发生宽度过小或断线的问题。

请继续参照图3，在本实施例中，第一走线L1具有第一宽度W1。第一拟走线L1’具有第二宽度W2。由于形成第一拟走线L1’的曝光条件与形成第一走线L1的曝光条件不同，因此第一拟走线L1’的第二宽度W2实质上会小于第一走线L1的第一宽度W1。然而，第一拟走线L1’未与显示区R1中的像素结构114电性连接，因此第一拟走线L1’的宽度大小或断线与否并不会影响显示面板100的显示效果。

请继续参照图2，本实施例的像素阵列基板110还包括多条第二走线L2。第二走线L2位于周边区R2且与像素结构114的源极S电性连接。在本实施例中，第二走线L2可透过数据线DL与像素结构114的源极S电性连接。换言之，本实施例的第二走线L2可为数据线DL的延伸。

本实施例的像素阵列基板110还包括至少一第二拟走线L2’。第二拟走线L2’位于周边区R2且与像素结构114电性绝缘。第二拟走线L2’亦可与驱动芯片116电性绝缘。第二拟走线L2’与第二走线L2可属同一膜层。第二走线L2位于显示区R1与第二拟走线L2’之间。换言之，第二拟走线L2’是位于所有第二走线L2的边缘处。本实施例的基板112具有长边112a及与长边112a连接的短边112b。第二走拟走线L2’于长边112a上的正投影涵盖第二走线L2于长边112a上的正投影。并且，第二拟走线L2’于短边112b上的正投影涵盖第二走线L2于短边112b上的正投影。换言之，第二拟走线L2’是顺着所有第二走线L2中最靠外缘的一条第二走线L2配置的。

类似地，本实施例的第二拟走线L2’是用以确保第二走线L2的质量，以避免第二走线L2在形成过程发生宽度过小或断线的问题，进而提升显示面板100的显示效果。以下配合图示详细说明第二拟走线L2’确保第二走线L2质量的机制。

图4为图2的局部区域B的放大示意图。请参照图4，在本实施例中，多条第二走线L2呈等间距排列。任意二相邻的第二走线L1之间存在第三间距P3。第二拟走线L2’与相邻的第二走线L2(即最接近第二拟走线L2’的第二走线L2)之间存在第四间距P4。第四间距P4实质上等于第三间距P3。由于在第二走线L2的设计中第二走线L2是呈等间距排列，因此在曝光过程中若无第二拟走线L2’的设计，则所有第二走线L2中靠外缘的第二走线L2其曝光条件与其它第二走线L2不同。这样一来，所有第二走线L2中靠外缘的第二走线L2在蚀刻制程后便易发生宽度过小或断线的问题。然而，透过第二拟走线L2’的配置可使靠外缘的第二走线L2的曝光条件与其它第二走线L2较为一致，进而改善靠外缘的第二走线L2易发生宽度过小或断线的问题。

请继续参照图4，在本实施例中，第二走线L2具有第三宽度W3。第二拟走线L2’具有第四宽度W4。由于形成第二拟走线L2’的曝光条件与形成第二走线L2的曝光条件不同，因此第二拟走线L2’的第四宽度W4实质上会小于第二走线L2的第三宽度W3。然而，第二拟走线L2’未与显示区R1中的像素结构114电性连接，因此第二拟走线L2’的宽度大小或断线与否并不会影响显示面板100的显示效果。

综上所述，在本发明一实施例的像素阵列基板及显示面板中，透过拟走线的配置可使所有走线的曝光条件较为一致，而减少位于外缘的走线发生宽度过小或断线的问题，进而提升显示面板的显示效果。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视前述的申请专利范围所界定者为准。

Claims (20)

1.一种像素阵列基板，其特征在于，包括：

一基板，具有一显示区以及位于该显示区外的一周边区；

多个像素结构，阵列排列于该显示区；

多条第一走线，位于该周边区且与该些像素结构电性连接；以及

至少一第一拟走线，位于该周边区且与该些像素结构电性绝缘，其中该些第一走线位于该显示区与该第一拟走线之间，该第一拟走线与该些第一走线属于同一膜层，与该些第一走线经过相同的刻蚀和曝光形成。

2.如权利要求1所述的像素阵列基板，其特征在于，该些第一走线呈等间距排列，任意二相邻的该些第一走线之间存在一第一间距，该第一拟走线与相邻的该第一走线之间存在一第二间距，该第二间距实质上等于该第一间距。

3.如权利要求1所述的像素阵列基板，其特征在于，该些第一走线中的任何一个具有一第一宽度，该第一拟走线具有一第二宽度，该第二宽度实质上小于该第一宽度。

4.如权利要求1所述的像素阵列基板，其特征在于，该第一拟走线为最接近该基板边缘的走线。

5.如权利要求1所述的像素阵列基板，其特征在于，该基板具有一长边以及与该长边连接的一短边，该第一拟走线于该长边上的正投影涵盖该些第一走线的任一于该长边上的正投影，且该第一拟走线于该短边上的正投影涵盖该些第一走线的任一于该短边上的正投影。

6.如权利要求1所述的像素阵列基板，其特征在于，还包括：一驱动芯片，位于该周边区，该驱动芯片透过该些第一走线与该些像素结构电性连接，而该第一拟走线与该驱动芯片电性绝缘。

7.如权利要求1所述的像素阵列基板，其特征在于，每一该像素结构包括一主动组件以及一像素电极，该主动组件具有一源极、一栅极以及一漏极，该像素电极与该主动组件的该漏极电性连接，而该些第一走线与该些像素结构的该些栅极电性连接。

8.如权利要求7所述的像素阵列基板，其特征在于，还包括：

多条第二走线，位于该周边区且与该些像素结构的该些源极电性连接；以及

至少一第二拟走线，位于该周边区且与该些像素结构电性绝缘，其中该些第二走线位于该显示区与该第二拟走线之间，该第二拟走线与该些第二走线属于同一膜层，与该些第二走线经过相同的刻蚀和曝光制程形成。

9.如权利要求8所述的像素阵列基板，其特征在于，该些第二走线呈等间距排列，任意二相邻的该些第二走线之间存在一第三间距，该第二拟走线与相邻的该第二走线之间存在一第四间距，该第三间距实质上等于该第四间距。

10.如权利要求8所述的像素阵列基板，其中该些第二走线的任一具有一第三宽度，该第二拟走线具有一第四宽度，该第四宽度实质上小于该第三宽度。

11.一种显示面板，其特征在于，包括：

一像素阵列基板，包括：

一基板，具有一显示区以及位于该显示区外的一周边区；

多个像素结构，阵列排列于该显示区；

多条第一走线，位于该周边区且与该些像素结构电性连接；以及

至少一第一拟走线，位于该周边区且与该些像素结构电性绝缘，其中该些第一走线位于该显示区与该第一拟走线之间，该第一拟走线与该些第一走线属于同一膜层，与该些第一走线经过相同的刻蚀和曝光制程形成；一对向基板，相对于该像素阵列基板；以及

一显示介质，位于该像素阵列基板与该对向基板之间。

12.如权利要求11所述的显示面板，其特征在于，该些第一走线呈等间距排列，任意二相邻的该些第一走线之间存在一第一间距，该第一拟走线与相邻的该第一走线之间存在一第二间距，该第二间距实质上等于该第一间距。

13.如权利要求11所述的显示面板，其特征在于，该些第一走线的任一具有一第一宽度，该第一拟走线具有一第二宽度，该第二宽度实质上小于该第一宽度。

14.如权利要求11所述的显示面板，其中该第一拟走线为最接近该基板边缘的走线。

15.如权利要求11所述的显示面板，其特征在于，该基板具有一长边以及与该长边连接的一短边，该第一拟走线于该长边上的正投影涵盖该些第一走线的任一于该长边上的正投影，且该第一拟走线于该短边上的正投影涵盖该些第一走线的任一于该短边上的正投影。

16.如权利要求11所述的显示面板，其特征在于，该像素阵列基板还包括：一驱动芯片，位于该周边区，该驱动芯片透过该些第一走线与该些像素结构电性连接，而该第一拟走线与该驱动芯片电性绝缘。

17.如权利要求11所述的显示面板，其特征在于，每一该像素结构包括一主动组件以及一像素电极，该主动组件具有一源极、一栅极以及一漏极，该像素电极与该主动组件的该漏极电性连接，而该些第一走线与该些像素结构的该些栅极电性连接。

18.如权利要求17所述的显示面板，其特征在于，该像素阵列基板还包括：

多条第二走线，位于该周边区且与该些像素结构的该些源极电性连接；以及

至少一第二拟走线，位于该周边区且与该些像素结构电性绝缘，其中该些第二走线位于该显示区与该第二拟走线之间，该第二拟走线与该些第二走线属于同一膜层，与该些第二走线经过相同的刻蚀和曝光制程形成。

19.如权利要求18所述的显示面板，其特征在于，该些第二走线呈等间距排列，任意二相邻的该些第二走线之间存在一第三间距，该第二拟走线与相邻的该第二走线之间存在一第四间距，该第三间距实质上等于该第四间距。

20.如权利要求18所述的显示面板，其特征在于，该些第二走线中的任何一个具有一第三宽度，该第二拟走线具有一第四宽度，该第四宽度实质上小于该第三宽度。