CN102931183B - 半导体元件、静电放电保护元件及其制造方法 - Google Patents

Abstract

本发明是有关于一种半导体元件、静电放电保护元件及其制造方法。该静电放电保护元件包括栅极、栅介电层、N型源极区、N型漏极区、N型掺杂区以及P型掺杂区。栅介电层配置于基底上。栅极配置于栅介电层上。N型源极区与N型漏极区分别配置于栅极二侧的基底中。N型掺杂区配置于N型漏极区中，且与N型漏极区的顶面连接。P型掺杂区配置于N型漏极区下方，且与N型漏极区的底面连接。另外本发明还提供了一种半导体元件和静电放电保护元件的制造方法。

Description

半导体元件、静电放电保护元件及其制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，特别是涉及一种半导体元件、静电放电(electrostatic discharge，ESD)保护元件及其制造方法。

背景技术

静电放电是自非导电表面的静电移动的现象，其会造成集成电路中的半导体元件与其它电路的损害。举例来说，当封装集成电路的机器或测试集成电路的仪器等常见的带电体接触到芯片时，会向芯片放电，此时静电放电的瞬间功率有可能造成芯片中的集成电路损坏或失效。为了防止集成电路因静电放电现象而损坏，在集成电路中通常会加入静电放电保护元件的设计。

一种常见的静电放电保护元件是在N型晶体管的漏极上配置硅化物阻挡层(silicide block)，避免静电电流由基底表面通过而损坏元件，以达到静电放电保护的作用。然而，在形成上述的硅化物阻挡层时，往往需要额外使用一道光罩，因而增加了工艺复杂度，且增加了生产成本。

由此可见，上述现有的半导体元件、静电放电保护元件及其制造方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体元件、静电放电保护元件及其制造方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的静电放电保护元件存在的缺陷，而提供一种新的静电放电保护元件，所要解决的技术问题是使其可以避免元件因静电电流而损坏，非常适于实用。

本发明另一目的在于，克服现有的静电放电保护元件的制造方法存在的缺陷，而提供一种新的静电放电保护元件的制造方法，所要解决的技术问题是使其具有较少的工艺步骤以及较低的生产成本，从而更加适于实用。

本发明再一目的在于，克服现有的半导体元件存在的缺陷，而提供一种新的半导体元件，所要解决的技术问题是使其可以避免元件因静电电流而损坏，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种静电放电保护元件，其包括栅极、栅介电层、N型源极区、N型漏极区、N型掺杂区以及P型掺杂区。栅介电层配置于基底上。栅极配置于栅介电层上。N型源极区与N型漏极区分别配置于栅极二侧的基底中。N型掺杂区配置于N型漏极区中，且与N型漏极区的顶面连接。P型掺杂区配置于N型漏极区下方，且与N型漏极区的底面连接。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的静电放电保护元件，其中所述的P型掺杂区例如与N型漏极区的部分底面连接。

前述的静电放电保护元件，其中所述的P型掺杂区例如与N型漏极区的整个底面连接。

前述的静电放电保护元件，其中所述的N型掺杂区例如与N型漏极区的部分顶面连接。

前述的静电放电保护元件，其中所述的N型掺杂区例如与N型漏极区的整个顶面连接。

前述的静电放电保护元件，其中所述的N型漏极区的掺杂浓度例如大于N型掺杂区的掺杂浓度。

前述的静电放电保护元件，其中所述的基底例如为P型基底，且P型掺杂区的掺杂浓度大于基底的掺杂浓度。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种静电放电保护元件的制造方法，此方法是先提供具有记忆体区与周边电路区的基底。然后，在记忆体区形成第一栅极结构，以及在周边电路区形成第二栅极结构。接着，进行第一掺杂工艺，在第一栅极结构下方的基底中形成P型口袋型掺杂区(pocket doped region)以及在第一栅极结构二侧的基底中形成N型淡掺杂区(lightly doped drain，LDD)，以及在第二栅极结构一侧的基底中形成N型掺杂区与P型掺杂区，其中P型口袋型掺杂区与N型淡掺杂区邻接，P型掺杂区位于N型掺杂区的下方，且P型掺杂区与N型掺杂区彼此分离。而后，进行第二掺杂工艺，在第一栅极结构二侧的基底中分别形成第一N型源极区与第一N型漏极区，以及在第二栅极结构二侧的基底中分别形成第二N型源极区与第二N型漏极区，其中N型掺杂区位于第二N型漏极区中且与第二N型漏极区的顶面连接，P型掺杂区位于第二N型漏极区下方且与第二N型漏极区的底面连接。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的静电放电保护元件的制造方法，其中所述的P型掺杂区例如与第二N型漏极区的部分底面连接。

前述的静电放电保护元件的制造方法，其中所述的P型掺杂区例如与第二N型漏极区的整个底面连接。

前述的静电放电保护元件的制造方法，其中所述的N型掺杂区例如与第二N型漏极区的部分顶面连接。

前述的静电放电保护元件的制造方法，其中所述的N型掺杂区例如与第二N型漏极区的整个顶面连接。

前述的静电放电保护元件的制造方法，其中所述的第二N型漏极区的掺杂浓度例如大于N型掺杂区的掺杂浓度。

前述的静电放电保护元件的制造方法，其中所述的基底例如为P型基底，且P型掺杂区的掺杂浓度大于基底的掺杂浓度。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种半导体元件，其包括基底、记忆体以及静电放电保护元件。基底具有记忆体区与周边电路区。记忆体配置于记忆体区。静电放电保护元件配置于周边电路区。静电放电保护元件包括栅极、栅介电层、N型源极区、N型漏极区、N型掺杂区以及P型掺杂区。栅介电层配置于基底上。栅极配置于栅介电层上。N型源极区与N型漏极区分别配置于栅极二侧的基底中。N型掺杂区配置于N型漏极区中，且与N型漏极区的顶面连接。P型掺杂区配置于N型漏极区下方，且与N型漏极区的底面连接。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件，其中所述的P型掺杂区例如与N型漏极区的部分底面连接。

前述的半导体元件，其中所述的P型掺杂区例如与N型漏极区的整个底面连接。

前述的半导体元件，其中所述的N型掺杂区例如与N型漏极区的部分顶面连接。

前述的半导体元件，其中所述的N型掺杂区例如与N型漏极区的整个顶面连接。

前述的半导体元件，其中所述的N型漏极区的掺杂浓度例如大于N型掺杂区的掺杂浓度。

前述的半导体元件，其中所述的基底例如为P型基底，且P型掺杂区的掺杂浓度大于基底的掺杂浓度。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明半导体元件、静电放电保护元件及其制造方法至少具有下列优点及有益效果：在本发明的静电放电保护元件中，由于N型漏极区下方配置有P型掺杂区，因此当静电电流产生且流至静电放电保护元件时，流至N型漏极区的静电电流会向下流至P型掺杂区，藉此改变静电电流的路径，进而避免基底表面的元件受到静电电流的影响而损坏。此外，本发明将上述P型掺杂区的形成步骤整合至记忆体区的工艺中，因此可降低工艺复杂度，并且可降低生产成本。

综上所述，本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是依照本发明一实施例所绘示的静电放电保护元件的剖面示意图。

图2是依照本发明另一实施例所绘示的静电放电保护元件的剖面示意图。

图3是依照本发明又一实施例所绘示的静电放电保护元件的剖面示意图。

图4是依照本发明又一实施例所绘示的静电放电保护元件的剖面示意图。

图5A至图5C是依照本发明一实施例所绘示的静电放电保护元件的制造流程的剖面示意图。

图6是静电放电保护元件中电压与电流的关系图。

图7是在形成静电放电保护元件之后形成接触窗的剖面示意图。

10、20、30、40：静电放电保护元件      100：基底

100a：记忆体区                        100b：周边电路区

102：栅极                             104：栅介电层

106：N型源极区                        108：N型漏极区

110：N型掺杂区                        112：P型掺杂区

500：第一栅极结构                     500a：穿隧介电层

500b：浮置栅极                        500c：栅间介电层

500d：控制栅极                        502：第二栅极结构

700、702：接触窗                      704：介电层

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体元件、静电放电保护元件及其制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

图1是依照本发明一实施例所绘示的静电放电保护元件的剖面示意图。请参阅图1所示，静电放电保护元件10包括栅极102、栅介电层104、N型源极区106、N型漏极区108、N型掺杂区110以及P型掺杂区112。栅极102配置于基底100上。栅极102例如为多晶硅栅极、硅锗栅极或金属栅极。栅介电层104配置于栅极102与基底100之间。栅介电层104例如为氧化层、氮化层、氮氧化层、经氮化的氧化层(nitrided oxide layer)、高介电常数层或其组合。N型源极区106与N型漏极区108分别配置于栅极102二侧的基底100中。N型源极区106与N型漏极区108中的掺质例如为磷或砷，其掺杂浓度例如介于3×10¹⁵原子/平方厘米至6×10¹⁵原子/平方厘米。

此外，N型掺杂区110配置于N型漏极区108中，且与N型漏极区108的部分顶面连接。在本实施例中，N型掺杂区110配置为远离栅极102。N型掺杂区110中的掺质例如为磷或砷，其掺杂浓度例如介于1×10¹⁵原子/平方厘米至2×10¹⁵原子/平方厘米。P型掺杂区112配置于N型漏极区108下方，且与N型漏极区108的部分底面连接。在本实施例中，P型掺杂区112配置为远离栅极102，且P型掺杂区112的位置与N型掺杂区110的位置对应。当然，在其他实施例中，P型掺杂区112的位置也可以不与N型掺杂区110的位置对应。P型掺杂区112中的掺质例如为硼或铟，其掺杂浓度例如介于5×10¹³原子/平方厘米至7×10¹³原子/平方厘米。

需要注意的是，当基底100为掺杂有P型掺质的P型基底时，P型掺杂区112的掺杂浓度必须大于P型基底的掺杂浓度。P型基底的掺杂浓度例如介于7×10¹¹原子/平方厘米至9×10¹¹原子/平方厘米。

当静电电流产生且流至静电放电保护元件10时，静电电流会经由漏极接触窗(未绘示)流至N型漏极区108。之后，由于N型漏极区108下方配置有P型掺杂区112，因此流至N型漏极区108的静电电流会向下流至P型掺杂区112，藉此改变静电电流的路径，进而避免基底100表面的元件受到静电电流的影响而损坏。

图2是依照本发明另一实施例所绘示的静电放电保护元件的剖面示意图。请参阅图2所示，静电放电保护元件20与静电放电保护元件10的差别在于：在静电放电保护元件20中，N型掺杂区110与P型掺杂区112配置为邻近栅极102，且P型掺杂区112的位置与N型掺杂区110的位置对应。当然，在其他实施例中，P型掺杂区112的位置也可以不与N型掺杂区110的位置对应。

图3是依照本发明又一实施例所绘示的静电放电保护元件的剖面示意图。请参阅图3所示，静电放电保护元件30与静电放电保护元件10的差别在于：在静电放电保护元件30中，N型掺杂区110配置为邻近栅极102，而P型掺杂区112配置为远离栅极102。当然，在其他实施例中，也可以是N型掺杂区110配置为远离栅极102，而P型掺杂区112配置为邻近栅极102。

特别一提的是，在N型掺杂区110与N型漏极区108的部分顶面连接且P型掺杂区112与N型漏极区108的部分底面连接的情况下，N型掺杂区110与P型掺杂区112的位置并不限于图1至图3所示，N型掺杂区110与P型掺杂区112可视实际需求而配置于所需的位置。

图4是依照本发明又一实施例所绘示的静电放电保护元件的剖面示意图。请参阅图4所示，静电放电保护元件40与静电放电保护元件10的差别在于：在静电放电保护元件40中，N型掺杂区110与N型漏极区108的整个顶面连接，且P型掺杂区112与N型漏极区108的整个底面连接。

以下将以图1中的静电放电保护元件10为例来说明静电放电保护元件的制造方法。本领域技术人员也可将上述制造方法应用于制造本发明其他实施例中的静电放电保护元件。

图5A至图5C是依照本发明一实施例所绘示的静电放电保护元件的制造流程的剖面示意图。首先，请参阅图5A所示，提供具有记忆体区100a与周边电路区100b的基底100。记忆体区100a为用以形成记忆体的区域，而周边电路区100b为用以形成本发明的静电放电保护元件的区域。然后，在记忆体区100a形成第一栅极结构500，以及在周边电路区100b形成第二栅极结构502。

在本实施例中，第一栅极结构500包括穿隧介电层500a、浮置栅极500b、栅间介电层500c以及控制栅极500d。然而，本发明并不以此为限，第一栅极结构500也可为其他熟知的记忆体栅极结构。此外，第二栅极结构502包括栅介电层104以及栅极102。第一栅极结构500与第二栅极结构502的形成方法为本领域技术人员所熟知，在此不再赘述。

然后，请参阅图5B所示，进行第一掺杂工艺，在第一栅极结构500下方的基底100中形成P型口袋型掺杂区504以及在第一栅极结构500二侧的基底100中形成N型淡掺杂区506，以及在第二栅极结构502一侧的基底100中形成N型掺杂区110与P型掺杂区112。P型口袋型掺杂区504与N型淡掺杂区506邻接。第一掺杂工艺例如为离子植入工艺。藉由控制离子植入的深度，使得P型掺杂区112位于N型掺杂区110的下方，且P型掺杂区112与N型掺杂区110彼此分离。P型口袋型掺杂区504与P型掺杂区112中的掺质例如为硼或铟，其掺杂浓度例如介于5×10¹³原子/平方厘米至7×10¹³原子/平方厘米。N型淡掺杂区506与N型掺杂区110中的掺质例如为磷或砷，其掺杂浓度例如介于1×10¹⁵原子/平方厘米至2×10¹⁵原子/平方厘米。

之后，请参阅图5C所示，进行第二掺杂工艺，在第一栅极结构500二侧的基底100中形成N型源极/漏极区508，以及在第二栅极结构502二侧的基底100中分别形成N型源极区106与N型漏极区108，以形成静电放电保护元件10。第二掺杂工艺例如为离子植入工艺。藉由控制离子植入的深度，使得N型掺杂区110位于N型漏极区108中且与N型漏极区108的部分顶面连接，P型掺杂区112位于N型漏极区108下方且与N型漏极区108的部分底面连接。N型源极/漏极区508、N型源极区106与N型漏极区108中的掺质例如为磷或砷，其掺杂浓度例如介于3×10¹⁵原子/平方厘米至6×10¹⁵原子/平方厘米。

在上述静电放电保护元件10的制造过程中，周边电路区100b中的N型掺杂区110与P型掺杂区112以及记忆体区100a中的P型口袋型掺杂区504与N型淡掺杂区506是在同一掺杂工艺中形成，亦即不需使用额外的步骤来形成本发明中用以改变静电电流的路径的N型掺杂区110与P型掺杂区112，因而降低了静电放电保护元件的工艺复杂度，且降低了生产成本。

图6是静电放电保护元件中电压与电流的关系图。由图6可以看出，将本发明实施例的静电放电保护元件(N型漏极区中形成有N型掺杂区，且N型漏极区下方形成有P型掺杂区)与先前技术的静电放电保护元件(N型漏极区中未形成有N型掺杂区，且N型漏极区下方未形成有P型掺杂区)相比，本发明实施例的静电放电保护元件可具有较低的导通电阻(turn-onresistance)，因此在施加相同电压的情况下，本发明实施例的静电放电保护元件可承受较高的电流。因此，本发明实施例的静电放电保护元件可具有较佳的静电放电保护效果。

此外，在形成静电放电保护元件之后，还会形成与N型源极区、N型漏极区电性连接的接触窗(contact)。以下将以静电放电保护元件10为例作说明。

图7是在形成静电放电保护元件之后形成接触窗的剖面示意图。请参阅图7所示，形成覆盖静电放电保护元件10的介电层704，且在介电层704中形成接触窗700、702，其中接触窗700与N型源极区106电性连接，而接触窗702与N型漏极区108电性连接。接触窗700与第二栅极结构502之间具有距离L1，且接触窗702与第二栅极结构502之间具有距离L2，其中距离L2大于或等于距离L1。距离L1例如介于0.5μm至1μm之间。距离L2例如介于1μm至3μm之间。距离L2较佳为2μm，使得静电放电保护元件10能够具有较佳的第二崩溃失效电流(second breakdown failurecurrent)。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (6)

1.一种静电放电保护元件，其特征在于其包括：

一栅介电层，配置于一基底上；

一栅极，配置于该栅介电层上；

一N型源极区与一N型漏极区，分别配置于该栅极二侧的该基底中；

一N型掺杂区，配置于该N型漏极区中，且与该N型漏极区的部分顶面连接；以及

一P型掺杂区，配置于该N型漏极区下方，且与该N型漏极区的部分底面连接。

2.根据权利要求1所述的静电放电保护元件，其特征在于其中所述的N型漏极区的掺杂浓度大于该N型掺杂区的掺杂浓度。

3.根据权利要求1所述的静电放电保护元件，其特征在于其中所述的基底为P型基底，且该P型掺杂区的掺杂浓度大于该基底的掺杂浓度。

4.一种静电放电保护元件的制造方法，其特征在于其包括以下步骤：

提供一基底，该基底具有一记忆体区与一周边电路区；

在该记忆体区形成一第一栅极结构，以及在该周边电路区形成一第二栅极结构；

在该第一栅极结构下方的该基底中形成一P型口袋型掺杂区以及在该第一栅极结构二侧的该基底中形成一N型淡掺杂区，以及在该第二栅极结构一侧的该基底中形成一N型掺杂区与一P型掺杂区，其中该P型口袋型掺杂区与该N型淡掺杂区邻接，该P型掺杂区位于该N型掺杂区的下方；以及

在该第一栅极结构二侧的该基底中分别形成一第一N型源极区与一第一N型漏极区，以及在该第二栅极结构二侧的该基底中分别形成一第二N型源极区与一第二N型漏极区，其中该N型掺杂区位于该第二N型漏极区中且与该第二N型漏极区的部分顶面连接，该P型掺杂区位于该第二N型漏极区下方且与该第二N型漏极区的部分底面连接。

5.一种半导体元件，其特征在于其包括：

一基底，具有一记忆体区与一周边电路区；

一记忆体，配置于该记忆体区；以及

一静电放电保护元件，配置于该周边电路区，该静电放电保护元件包括：

一栅介电层，配置于该基底上；

一栅极，配置于该栅介电层上；

一N型源极区与一N型漏极区，分别配置于该栅极二侧的该基底中；

一N型掺杂区，配置于该N型漏极区中，且与该N型漏极区的部分顶面连接；以及

一P型掺杂区，配置于该N型漏极区下方，且与该N型漏极区的部分底面连接。

6.根据权利要求5所述的半导体元件，其特征在于其中所述的基底为P型基底，且该P型掺杂区的掺杂浓度大于该基底的掺杂浓度。