CN102891176A

CN102891176A - 半导体器件及其制造方法

Info

Publication number: CN102891176A
Application number: CN2011102012739A
Authority: CN
Inventors: 三重野文健
Original assignee: Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Beijing Corp
Priority date: 2011-07-19
Filing date: 2011-07-19
Publication date: 2013-01-23
Anticipated expiration: 2031-07-19
Also published as: CN102891176B

Abstract

本发明涉及半导体器件及其制造方法。所述半导体器件包括：在半导体衬底上形成的被图案化的叠层结构，所述叠层结构从下至上依次包括含硅半导体层、栅极电介质层和栅极层；以及在所述含硅半导体层的两侧选择性外延生长的被掺杂的外延半导体层，其中，所述外延半导体层形成抬高的源漏延伸区。根据本发明，能够有利地使得源漏延伸区的结深浅(或厚度小)且激活掺杂剂浓度高。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体器件及其制造方法。本发明尤其涉及具有外延的源漏延伸区的半导体器件及其制造方法。

背景技术

当前，数以百万的半导体器件被集成在一起以形成超大规模集成电路。

图1示出常规的半导体器件(晶体管)的截面图。晶体管一般包括半导体衬底上的栅极电介质层140和栅极电介质层140上的栅极层150。在栅极电介质层140和栅极层150的侧壁上形成有侧壁间隔件160和165。晶体管一般还包括栅极层150两侧的一对源漏区110。此外，一对源漏延伸区120形成在半导体衬底的表面区域中，并延伸到栅极电介质层140和栅极层150之下。沟道区130形成在一对源漏延伸区120之间、栅极电介质层140之下的半导体衬底中。

随着晶体管的特征尺寸不断地缩小，希望源漏延伸区120的结深浅(或厚度小)以减小面结电容(area junction capacitance)，并且还希望源漏延伸区120的激活掺杂剂浓度高以减小积累电阻(accumulation resistance)，从而增大晶体管的驱动电流。

为了上述目的，通常对于通过离子注入所形成的源漏延伸区进行退火，尤其是激光熔化/亚熔退火。

但是，本发明的发明人对此进行了深入研究，发现通过离子注入和激光熔化/亚熔退火所形成的源漏延伸区的结深以及激活掺杂剂浓度有待进一步的改善。顺便提及的是，虽然通常使用SIMS(二次离子质谱术)来测量激光熔化/亚熔退火之后的掺杂剂分布，但是SIMS并不能辨别掺杂剂是否被激活。

因此，本发明的发明人意识到，需要一种源漏延伸区的结深浅(或厚度小)且激活掺杂剂浓度高的半导体器件及其制造方法。

发明内容

鉴于以上问题提出本发明。

本发明的一个目的是提供一种源漏延伸区的结深浅(或厚度小)且激活掺杂剂浓度高的半导体器件及其制造方法。

根据本发明的第一方面，提供一种半导体器件，其特征在于，所述半导体器件包括：在半导体衬底上形成的被图案化的叠层结构，所述叠层结构从下至上依次包括含硅半导体层、栅极电介质层和栅极层；以及在所述含硅半导体层的两侧选择性外延生长的被掺杂的外延半导体层，其中，所述外延半导体层形成抬高的(raised)源漏延伸区。

优选地，所述外延半导体层的掺杂浓度为5.0×10¹⁹～5.0×10²¹cm^-3。

优选地，所述外延半导体层的厚度为5～50nm。

优选地，所述含硅半导体层为SiGe层，并且Ge的浓度为30～40原子％。

优选地，所述外延半导体层为Si层。

优选地，所述含硅半导体层的两端相对于所述栅极电介质层被底切，并且，所述含硅半导体层被底切掉的总长度为栅极长度的10～20％。

优选地，所述含硅半导体层、所述栅极电介质层和所述栅极层被替换为高K栅极电介质层和金属栅极层。

优选地，所述高K栅极电介质层基本上为U形，并且所述金属栅极层被所述高K栅极电介质层包围。

根据本发明的第二方面，提供一种半导体器件的制造方法，其特征在于，所述制造方法包括如下步骤：在半导体衬底上形成被图案化的叠层结构，所述叠层结构从下至上依次包括含硅半导体层、栅极电介质层和栅极层；以及在所述含硅半导体层的两侧选择性外延生长被掺杂的外延半导体层，以形成抬高的源漏延伸区。

优选地，所述外延半导体层的厚度为5～50nm。

优选地，所述外延半导体层为Si层。

优选地，所述选择性外延生长的条件如下：H₂的流量为10～50slm，Si源的流量为100～300sccm，HCl的流量为50～300sccm，摩尔比为1∶99的AsH₃和H₂的混合物、摩尔比为1∶99的B₂H₆和H₂的混合物或摩尔比为1∶99的PH₃和H₂的混合物的流量为100～500sccm，温度为620～800℃，并且压力为0.1～1.0托。

优选地，所述制造方法进一步包括如下步骤：在形成所述叠层结构之后且在形成所述抬高的源漏延伸区之前，对所述含硅半导体层进行蚀刻，以相对于所述栅极电介质层底切所述含硅半导体层的两端，其中，所述含硅半导体层被底切掉的总长度为栅极长度的10～20％。

优选地，所述含硅半导体层为SiGe层，并且Ge的浓度为30～40原子％；以及通过HCl气相蚀刻进行所述蚀刻，其中，使用HCl和H₂的混合气体，HCl的分压为0.1～0.9托，总压不高于80托，并且温度为500～700℃。

优选地，所述制造方法进一步包括如下步骤：在形成所述抬高的源漏延伸区之后，将所述含硅半导体层、所述栅极电介质层和所述栅极层替换为高K栅极电介质层和金属栅极层。

优选地，将所述含硅半导体层、所述栅极电介质层和所述栅极层替换为高K栅极电介质层和金属栅极层的步骤包括如下步骤：形成所述叠层结构的侧壁间隔件；去除所述栅极层、所述栅极电介质层和所述含硅半导体层，以在所述侧壁间隔件之间形成沟槽；形成覆盖所述沟槽的底部和侧壁的高K栅极电介质层；以及形成被所述高K栅极电介质层包围的金属栅极层。

优选地，所述制造方法进一步包括如下步骤：紧接在形成所述侧壁间隔件之后形成源漏区。

根据本发明，可以提供一种源漏延伸区的结深浅(或厚度小)且激活掺杂剂浓度高的半导体器件及其制造方法。

附图说明

被包含于说明书中并构成其一部分的附图示出本发明的实施例，并与描述一起用于解释本发明的原理。

要注意的是，在附图中，为了便于描述，各个部分的形状仅仅是示意性的，并且各个部分的尺寸可能并不是按照实际的比例关系绘制的。

图1示意性地示出常规的半导体器件的截面图。

图2示意性地示出根据本发明的半导体器件的制造方法的一个实施例的流程图。

图3A～3F示意性地示出根据本发明的半导体器件的制造方法的所述一个实施例中的各步骤的截面图。

从参照附图对示例性实施例的以下详细描述，本发明的目的、特征和优点将变得明显。

具体实施方式

下面参照附图详细描述本发明的示例性实施例。应注意，以下的描述在本质上仅是示例性的。除非另外特别说明，否则，在实施例中阐述的部件、步骤、数值等并不限制本发明的范围。另外，本领域技术人员已知的技术、方法和装置可能不被详细讨论，但在适当的情况下意在成为说明书的一部分。

下面将以晶体管为例对本发明进行描述。要注意的是，本发明不仅可应用于PMOS晶体管，而且可应用于NMOS晶体管，即可应用于CMOS晶体管。此外，本发明还可应用于其它的半导体器件，包括替换栅极(RMG，Replacement Gate)器件(诸如finFET)等。

下面将参照图2以及图3A～3F详细描述本发明的半导体器件的制造方法的一个实施例。其中，图2示意性地示出所述一个实施例的流程图。图3A～3F示意性地示出所述一个实施例中的各步骤的截面图。要注意的是，图2中的各步骤并不一定都是必需的，而是可以根据情况而省略其中的某些步骤。

首先，在图2的步骤210中，在半导体衬底300上形成被图案化的叠层结构，所述叠层结构从下至上依次包括含硅半导体层305、栅极电介质层340和栅极层350(参见图3A)。

半导体衬底300可以是本领域已知的任何类型的衬底，诸如体硅衬底、绝缘体上硅(SOI)衬底等。另外，在半导体衬底300中例如可以形成有多个隔离区域，诸如浅沟槽隔离(STI)区域(图中未示出)。

含硅半导体层305的材料不受特别限制，只要其处于晶体态并且与以下将形成的外延半导体层相匹配即可。例如，含硅半导体层305可以为SiGe层，其中Ge的浓度为30～40原子％。另外，含硅半导体层305的厚度例如可以为5～50nm。在本发明的一些实施例中，含硅半导体层305的厚度不大于20nm，甚至不大于10nm。

栅极电介质层340的材料不受特别限制，其例如可以为硅氧化物或硅氮化物等。

栅极层350的材料不受特别限制，其例如可以为多晶硅等。

可以利用本领域已知的方法通过沉积、图案化和蚀刻等来形成所述叠层结构。

接下来，在图2的步骤220中，对含硅半导体层305进行蚀刻，以相对于栅极电介质层340底切含硅半导体层305的两端(参见图3B)。

底切含硅半导体层305的两端的目的是使得以下将形成的外延半导体层与栅极结构相交叠。例如，含硅半导体层305的各端被底切掉的长度相同，诸如都为栅极长度的5～10％，即含硅半导体层305被底切掉的总长度可以为栅极长度的10～20％。

当含硅半导体层305为SiGe层时，例如可以通过HCl气相蚀刻对其进行蚀刻，其中，可以使用HCl和H₂的混合气体，HCl的分压为0.1～0.9托，总压不高于80托，并且温度为500～700℃。所述蚀刻例如可以是各向同性的，但并不限于此。在一个具体实例中，可以使用HCl气相快速热处理(RTP)工具进行SiGe层的蚀刻，其中，使用HCl和H₂的混合气体，HCl的分压为0.4托，总压为60托，并且温度为600℃。

要注意的是，在本发明的一些实施例中，也可以不执行蚀刻步骤220。

然后，在图2的步骤230中，在含硅半导体层305的两侧选择性外延生长被掺杂的外延半导体层320，以形成抬高的源漏延伸区(参见图3C)。

所述选择性外延生长步骤仅在存在用作“籽晶”的硅原子的位置处进行。因此，在半导体衬底300上，所述选择性外延生长步骤在含硅半导体层305的两侧选择性外延生长被掺杂的外延半导体层320。所述被掺杂的外延半导体层320将形成抬高的源漏延伸区。另外，所述选择性外延生长步骤还同时在栅极层350的周围形成外延半导体层325(外延半导体层325可以在后续步骤中被去除)。

外延半导体层320的材料不受特别限制，其例如可以为Si、SiGe等。当外延半导体层320的材料为Si时，例如可以采用如下条件来进行选择性外延生长：H₂的流量为10～50slm，Si源的流量为100～300sccm，HCl的流量为50～300sccm，摩尔比为1∶99的AsH₃和H₂的混合物、摩尔比为1∶99的B₂H₆和H₂的混合物或摩尔比为1∶99的PH₃和H₂的混合物的流量为100～500sccm，温度为620～800℃，并且压力为0.1～1.0托。在一个具体实例中，可以使用快速热CVD工具进行所述选择性外延生长，其中，H₂的流量为30slm，Si₃H₈(Si源并不限于此)的流量为300sccm，HCl的流量为120sccm，摩尔比为1∶99的AsH₃和H₂的混合物、摩尔比为1∶99的B₂H₆和H₂的混合物或摩尔比为1∶99的PH₃和H₂的混合物的流量为300sccm，温度为630℃，并且压力为0.2托。可以根据所要形成的MOS晶体管的种类，适当地选择掺杂剂的类型，以在含硅半导体层305的两侧选择性外延生长被原位(in situ)掺杂的外延半导体层320。例如，当要形成NMOS晶体管时，可以采用AsH₃、PH₃作为掺杂剂；当要形成PMOS晶体管时，可以采用B₂H₆作为掺杂剂。

顺便提及的是，在外延生长步骤230中优选不进行预热处理。这是因为，预热处理通常使用氢和800℃以上的温度，而即使是800℃的低温预热处理也将在例如硅氧化物和衬底之间的界面(诸如STI附近)处引入晶体缺陷。

顺便提及的是，由于本征氧化物的生长，因此蚀刻步骤220和外延生长步骤230之间的排队时间(queue time)(即蚀刻步骤220和外延生长步骤230之间的时间间隔)优选不长于2小时，更优选不长于1小时。

根据以上的处理，形成了一种半导体器件(参见图3C)。所述半导体器件包括：在半导体衬底300上形成的被图案化的叠层结构，所述叠层结构从下至上依次包括含硅半导体层305、栅极电介质层340和栅极层350；以及在含硅半导体层305的两侧选择性外延生长的被掺杂的外延半导体层320，其中，外延半导体层320形成抬高的源漏延伸区。

要注意的是，与通过离子注入和退火来形成源漏延伸区的现有技术相比，在本发明中，由于通过外延来形成被掺杂的外延半导体层320从而形成源漏延伸区，因此，外延半导体层320(即源漏延伸区)的掺杂浓度可以较高(即重掺杂)，例如，其可以为5.0×10¹⁹～5.0×10²¹cm^-3；并且，掺杂剂可以较大程度地被激活，从而晶体缺陷较少。这能够有利地减小积累电阻，从而增大晶体管的驱动电流。

并且，与通过离子注入和退火来形成源漏延伸区的现有技术相比，在本发明中，由于通过外延来形成被掺杂的外延半导体层320从而形成源漏延伸区，因此，外延半导体层320(即源漏延伸区)的厚度可以较小，例如，其可以为5～50nm。在本发明的一些实施例中，外延半导体层320的厚度不大于20nm，甚至不大于10nm。这能够有利地减小面结电容，从而提高晶体管的性能。

此外，激光熔化/亚熔退火需要复杂的工艺调整，并且，激光熔化/亚熔退火的高温(例如，可达1300℃以上)可能在沟道区处引入缺陷。相比之下，在通过外延来形成源漏延伸区的本发明中，由于外延的温度较低(例如，620～800℃)，因此对沟道区的损伤较小。

此外，在本发明中，所形成的源漏延伸区位于半导体衬底300的表面之上，因此所形成的源漏延伸区是抬高的源漏延伸区。这种抬高的源漏延伸区的结构可以减小寄生结电容，从而提高晶体管的性能。

顺便提及的是，在通过离子注入和退火来形成源漏延伸区的现有技术中，注入的掺杂剂不仅可在纵向上扩散，而且还可在横向上不利地扩散。相比之下，在本发明中，可以通过含硅半导体层305的底切量来较好地控制源漏延伸区的长度。

接下来，在图2的步骤240中，将含硅半导体层305、栅极电介质层340和栅极层350替换为高K栅极电介质层344和金属栅极层355(参见图3D～3F)。

顺便提及的是，在形成抬高的源漏延伸区之后，参见图3D，可以形成叠层结构的侧壁间隔件360和365、层间电介质层370以及源漏区(图中未示出)。

侧壁间隔件360、365和层间电介质层370的材料和形成方法不受特别限制。例如，侧壁间隔件360、365可以分别为硅氮化物和硅氧化物，并且，可以通过覆盖性好且温度低的原子层沉积(ALD)而形成。在通过沉积和蚀刻形成侧壁间隔件360、365之后，进行层间电介质层370的沉积，然后进行化学机械抛光(CMP)，以得到如图3D的结构。

并且，例如，可以紧接在形成侧壁间隔件360、365之后(在形成层间电介质层370之前)形成源漏区(图中未示出)。源漏区可以通过常规的离子注入和退火处理来形成，也可以形成诸如抬高的源漏区的其它类型的源漏区。

然后，去除栅极层350、栅极电介质层340和含硅半导体层305，以在侧壁间隔件360、365之间形成沟槽375(参见图3E)。

去除栅极层350、栅极电介质层340和含硅半导体层305的方法不受特别限制。例如，可以采用包括干蚀刻和湿蚀刻的各种方法来选择性地蚀刻掉栅极层350、栅极电介质层340和含硅半导体层305，从而形成沟槽375。另外，在栅极层350的周围形成的外延半导体层325也被蚀刻掉。

然后，在沟槽375中依次形成高K栅极电介质层344和金属栅极层355(参见图3F)。

高K栅极电介质层344的材料不受特别限制，其例如可以为HfO、HfSiO、LaO、ZrO、ZrSiO、TaO、BST、BaTiO、SrTiO、YO、AlO、PbScTaO、PbZnNb等。高K栅极电介质层344的厚度例如不大于60

如图3F所示，所形成的高K栅极电介质层344不仅覆盖沟槽375的底部，而且还覆盖沟槽375的侧壁，即，高K栅极电介质层344基本上为U形。

在沟槽375中形成作为衬里层(lining layer)的高K栅极电介质层344之后，在沟槽375中进行沉积和平坦化而形成金属栅极层355，从而得到如图3F所示的高K栅极电介质层344基本上为U形并且金属栅极层355被高K栅极电介质层344包围的结构。金属栅极层355的材料不受特别限制。例如，对于n型金属栅极层355，可以使用Hf、Zr、Ti、Ta、Al、HfC、ZrC、TiC、TaC、AlC等，其功函数约为3.9～4.2eV，并且其厚度例如为100～2000

对于p型金属栅极层355，可以使用Ru、Pa、Pt、Co、Ni、RuO等，其功函数约为4.9～5.2eV，并且其厚度例如为50～1000

根据以上的处理，形成了一种半导体器件(参见图3F)。在所述半导体器件中，相比于图3C以及图3D所示的半导体器件，将含硅半导体层305、栅极电介质层340和栅极层350替换为高K栅极电介质层344和金属栅极层355。即，所述半导体器件包括：在半导体衬底300上形成的高K栅极电介质层344和金属栅极层355的叠层结构；以及在高K栅极电介质层344和金属栅极层355的叠层结构的两侧、在半导体衬底300上选择性外延生长的被掺杂的外延半导体层320，其中，外延半导体层320形成抬高的源漏延伸区。

在本发明的后高K电介质后栅极的工艺中，在形成用作源漏延伸区的外延半导体层320之后将栅极电介质层340替换为高K栅极电介质层344，由此避免了由于外延生长时的还原性气体所导致的高K栅极电介质层的劣化。相比之下，在先高K电介质先栅极的工艺中，当利用外延方法来形成源漏延伸区时，由于外延生长时的还原性气体所导致的高K栅极电介质层的还原性反应，因此高K栅极电介质层被劣化。

要注意的是，在本发明的一些实施例中，也可以不执行替换步骤240。

至此，已经详细描述了本发明的半导体器件及其制造方法。为了避免遮蔽本发明的构思，没有描述本领域公知的一些细节。本领域技术人员根据上面的描述，可以容易地明白如何实施这里公开的技术方案。

虽然已参照示例性实施例描述了本发明，但应理解，本发明不限于所公开的示例性实施例。对于本领域技术人员而言显然的是，可以在不背离本发明的范围和精神的条件下修改以上的示例性实施例。所附的权利要求的范围应被赋予最宽的解释，以包含所有这样的修改以及等同的结构和功能。

Claims

1.一种半导体器件，其特征在于，所述半导体器件包括：

在半导体衬底上形成的被图案化的叠层结构，所述叠层结构从下至上依次包括含硅半导体层、栅极电介质层和栅极层；以及

在所述含硅半导体层的两侧选择性外延生长的被掺杂的外延半导体层，

其中，所述外延半导体层形成抬高的源漏延伸区。

2.如权利要求1所述的半导体器件，其特征在于，所述外延半导体层的掺杂浓度为5.0×10¹⁹～5.0×10²¹cm^-3。

3.如权利要求1所述的半导体器件，其特征在于，所述外延半导体层的厚度为5～50nm。

4.如权利要求1所述的半导体器件，其特征在于，所述含硅半导体层为SiGe层，并且Ge的浓度为30～40原子％。

5.如权利要求1所述的半导体器件，其特征在于，所述外延半导体层为Si层。

6.如权利要求1所述的半导体器件，其特征在于，所述含硅半导体层的两端相对于所述栅极电介质层被底切，并且，所述含硅半导体层被底切掉的总长度为栅极长度的10～20％。

7.如权利要求1至3以及5中任一项所述的半导体器件，其特征在于，所述含硅半导体层、所述栅极电介质层和所述栅极层被替换为高K栅极电介质层和金属栅极层。

8.如权利要求7所述的半导体器件，其特征在于，所述高K栅极电介质层基本上为U形，并且所述金属栅极层被所述高K栅极电介质层包围。

9.一种半导体器件的制造方法，其特征在于，所述制造方法包括如下步骤：

在半导体衬底上形成被图案化的叠层结构，所述叠层结构从下至上依次包括含硅半导体层、栅极电介质层和栅极层；以及

在所述含硅半导体层的两侧选择性外延生长被掺杂的外延半导体层，以形成抬高的源漏延伸区。

10.如权利要求9所述的制造方法，其特征在于，所述外延半导体层的掺杂浓度为5.0×10¹⁹～5.0×10²¹cm^-3。

11.如权利要求9所述的制造方法，其特征在于，所述外延半导体层的厚度为5～50nm。

12.如权利要求9所述的制造方法，其特征在于，所述含硅半导体层为SiGe层，并且Ge的浓度为30～40原子％。

13.如权利要求9所述的制造方法，其特征在于，所述外延半导体层为Si层。

14.如权利要求13所述的制造方法，其特征在于，所述选择性外延生长的条件如下：H₂的流量为10～50slm，Si源的流量为100～300sccm，HCl的流量为50～300sccm，摩尔比为1∶99的AsH₃和H₂的混合物、摩尔比为1∶99的B₂H₆和H₂的混合物或摩尔比为1∶99的PH₃和H₂的混合物的流量为100～500sccm，温度为620～800℃，并且压力为0.1～1.0托。

15.如权利要求9所述的制造方法，其特征在于，所述制造方法进一步包括如下步骤：在形成所述叠层结构之后且在形成所述抬高的源漏延伸区之前，对所述含硅半导体层进行蚀刻，以相对于所述栅极电介质层底切所述含硅半导体层的两端，

其中，所述含硅半导体层被底切掉的总长度为栅极长度的10～20％。

16.如权利要求15所述的制造方法，其特征在于，

所述含硅半导体层为SiGe层，并且Ge的浓度为30～40原子％；以及

通过HCl气相蚀刻进行所述蚀刻，其中，使用HCl和H₂的混合气体，HCl的分压为0.1～0.9托，总压不高于80托，并且温度为500～700℃。

17.如权利要求9至16中任一项所述的制造方法，其特征在于，所述制造方法进一步包括如下步骤：在形成所述抬高的源漏延伸区之后，将所述含硅半导体层、所述栅极电介质层和所述栅极层替换为高K栅极电介质层和金属栅极层。

18.如权利要求17所述的制造方法，其特征在于，将所述含硅半导体层、所述栅极电介质层和所述栅极层替换为高K栅极电介质层和金属栅极层的步骤包括如下步骤：

形成所述叠层结构的侧壁间隔件；

去除所述栅极层、所述栅极电介质层和所述含硅半导体层，以在所述侧壁间隔件之间形成沟槽；

形成覆盖所述沟槽的底部和侧壁的高K栅极电介质层；以及

形成被所述高K栅极电介质层包围的金属栅极层。

19.如权利要求18所述的制造方法，其特征在于，所述制造方法进一步包括如下步骤：紧接在形成所述侧壁间隔件之后形成源漏区。