CN102877041A - 薄膜沉积方法 - Google Patents

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Abstract

本发明提供了一种薄膜沉积方法，包括：对第一沉积腔体热机；对第二沉积腔体热机；对第一沉积腔体预处理，在第一沉积腔体内沉积薄膜，对第一沉积腔体清洗(Clean)、后处理并退出晶片；对第二沉积腔体预处理，在第二沉积腔体内沉积薄膜，对第二沉积腔体清洗(Clean)、后处理并退出晶片；其特征在于，对第二沉积腔体热机的步骤与对第一沉积腔体热机的步骤之间具有一定的时间间隔。依照本发明的稳定薄膜厚度的方法，能良好解决沉积过程中每批次产品的第一对晶片上薄膜厚度变薄或者变厚的问题。此外，本发明在不增加热机晶片的情况下，大大节省了人力因素的影响，实现了自动化；并且，受影响的晶片不再需要报废，提升了产品的良率。

Description

薄膜沉积方法
技术领域
本发明涉及一种薄膜沉积方法，特别是涉及一种能稳定厚度的薄膜沉积方法。
背景技术
在超大规模集成电路器件制造(ULSI)过程中，随着芯片关键尺寸CD(Critical Dimension)愈来愈小，尤其当CD减小至0.18μm或更小时，互连寄生的电阻，电容引起的延迟，串扰和功耗已成为发展高速、高密度、低功耗和多功能集成电路急需解决的瓶颈问题。这是由于随着互连层数及互连线的急剧增加，相对的金属互连线宽随之缩小，集成度上升，使得导体互连系统中的电阻及电容所造成的电阻和电容的时间延迟(RC Time Delay)增加，已严重的影响了整体电路的操作速度。为了降低互连系统的信号延迟时间，进入0.18μm技术节点以后，层间及金属导线间的电介质绝缘层(Inter-Metal-Dielectric；IMD)已广泛采用低介电常数(low-k)的材料(k＜3.0)，来取代传统的二氧化硅(k＝3.9)薄膜，以降低电容方面的延迟。互连金属线则采用Cu代替Al，采用大马士革及电镀等工艺实现铜在沟槽间的填充。
用于ULSI的low-k材料不仅要求材料的介电常数值尽可能低，且同时要求热稳定性好、机械强度大、可靠性高、易于图形化和刻蚀、同化学机械抛光(CMP)工艺兼容，及适应ULSI后段(backend)工艺集成的复杂性。一般地，用于电介质的材料，以等离子体增强化学气相沉积(PECVD)法制备的二氧化硅(SiO2)为主，其介电常数为3.9。在进入深亚微米节点后，需要使用低的介电常数材料，来配合器件尺寸的缩小，以达到期望的性能。如降低信号延迟、减小功率损耗及相互间的信号干扰。
当前，已经有许多low-k材料被开发出来，并已经广泛应用于半导体集成电路制造领域。美国应用材料公司开发了一种商用化的低介电常数材料，Black Diamond(Silicon Oxycarbide，SiOC，以下简称BD)又叫做有机硅酸盐玻璃，是一种以二氧化硅为基础的低介电常数材料，利用在二氧化硅中掺入甲基及氧等低极性分子，采用PECVD沉积而成。
等离子体增强化学气相沉积(PECVD)技术是在外界射频电场的激励下实现电离形成等离子体，使含有薄膜组成的前驱体发生化学反应，从而实现薄膜材料生长的一种技术。PECVD方法区别于其它CVD方法的特点在于等离子体中含有大量高能量的电子，它们可以提供化学气相沉积过程所需的激活能，因此不像一般的CVD那样需要提供较高的能量使反应进行。电子与气相分子的碰撞可以促进气体分子的分解、化合、激发和电离过程，生成活性很高的各种化学基团，因而显著降低CVD薄膜沉积的温度范围，使得原来需要在高温下才能进行的CVD过程得以在低温实现。
目前，在12英寸300毫米集成电路制造中，尤其从90纳米节点开始，BD材料已经广泛应用在铜互连当中，作为电介质隔离层。因此，它在厚度方面的稳定性对随后的双大马士革刻蚀工艺，及随后的铜金属层填充和最后的铜CMP都有极重要的影响。特别地，维护好晶片间和批次间的厚度及其均匀性，将为接下来其他工艺的进行建立良好基础。在大规模制造中，当有一片的厚度由于工艺问题变薄或者变厚，对于下一道的工艺能力都提出了巨大挑战，往往面临报废的局面，以至于造成巨大的成本损失。
对BD等的多孔low-k电介质薄膜，经常出现的问题是每一批产品第一对晶片的厚度变薄效应。例如6000
Figure BDA0000075915840000021
的厚度在工艺不恰当的情况下，会有500
Figure BDA0000075915840000022
的偏差，这样在接下来的双大马士革刻蚀中，可能会对下层的阻挡层产生过刻蚀，甚至可能导致VBD(电压穿通)等可靠性问题。
明显地，PECVD制备的电介质薄膜厚度和很多因素相关，诸如腔体压力、气体流量、腔体温度、沉积时间等是最主要的沉积参数；另外，腔体空闲过久和不合适的热机(season)过程也会造成厚度偏离正常数值。然而，由于腔体沉积参数相对稳定，不会造成厚度有较大变化，因此，可能的原因在于腔体沉积的条件有些微变化。对于PECVD而言，在每批晶片传送到腔体及沉积薄膜之前，在工艺腔体内部会执行一个热机(season)过程，包括清除腔体上面已沉积的薄膜以降低颗粒对下一片的污染风险，及接下来对腔体的钝化过程，即在腔体上沉积上一层薄膜。它的好处是使腔体可以处在一个与正常沉积相同或接近一样的环境，这样便不会受到由于腔体闲置较久如因为机台维护或其他故障等，对接下来晶片沉积的厚度或颗粒污染产生不利影响。正常地，像一般的常规电介质薄膜，诸如二氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃等，即使在腔体闲置较久，然而经过一个热机程序后，第一对晶片也会较少受到厚度变薄或变厚效应的影响。
以两腔室两晶片装载台(load-port)沉积设备为例，典型设备是应用材料公司的PECVD系统。有两种最常见的导致腔室闲置的原因。因为仅有一个传送腔体(buffer chamber)，晶片能否传送进沉积腔体中受到传送腔室的制约，这会造成沉积腔体在热机工艺之后有一个相当长的等待时间，这是第一种影响因素；对于两腔室或多腔室系统，在采取顺序(Serial sequence)沉积的模式下，当第一批晶片仅使用其中一个腔体时，另一腔体此时将处于空闲状态。当下一批次晶片需要在两个腔体中共同沉积时，这两个腔体都会执行热机程序，进行清洗和钝化工艺。然而，当热机程序完成后，如果第一个腔体上一批次晶片此时仍尚未完成，将导致第二腔体处于较长时间的闲置和等待状态，这是另外一种典型的影响因素。当腔体处于长时间的空闲时间时，会导致腔体沉积速率大大降低，进而导致制备的薄膜厚度变低。如附图1是在腔体空闲与无空闲状态下low-k BD薄膜沉积速率的对比示意图，明显地，当空闲时间愈长，沉积速率愈低，从而沉积厚度迅速下降。这就是为什么第一对晶片厚度随空闲时间变低的原因所在。
因此，消除第一对厚度变薄问题的关键所在即是降低晶片沉积前的等待时间，晶片可以在热机程序执行完后直接进行沉积步骤。
解决此问题的常规方法是在腔体无空闲状况下持续进行下一批次晶片的沉积，或者增加热机频率，这对跑货时机有严格的要求。进而，造成了人力资本的浪费，亦很难实现设备自动化，产能大大降低。特别地，对于采用PECVD工艺制备的low-k(Black Diamond，BD)薄膜，在沉积过程中存在第一对晶片厚度变薄问题，这主要是由于沉积速率相比正常晶片有相当程度的降低所致，这会给后续的电介质刻蚀、铜电镀及CMP带来致命的影响，导致器件可靠性问题。
发明内容
有鉴于此，针对PECVD方法沉积的low-k薄膜第一对厚度变薄效应问题，本发明提出了一种有效的薄膜厚度稳定和控制方法。
本发明提供了一种薄膜沉积方法，包括：对第一沉积腔体热机；对第二沉积腔体热机；在第一沉积腔体内沉积薄膜，对第一沉积腔体清洗；在第二沉积腔体内沉积薄膜，对第二沉积腔体清洗；其特征在于，对第二沉积腔体热机的步骤与对第一沉积腔体热机的步骤之间具有一定的时间间隔。
其中，所述时间间隔为从装载台传送开始算起至第一和第二腔体分别执行完沉积及清洗所需总时间的差值。
其中，所述时间间隔也可以是依照具体的工艺步骤或晶片执行过程选取的其他任何恰当的时间间隔，只要确保第二沉积腔体不会出现影响厚度的空闲即可。
其中，所述第一和/或第二腔体为PECVD腔体。
其中还包括对第三沉积腔体热机的步骤，对第三沉积腔热机的步骤与对第一沉积腔体热机的步骤之间具有的时间间隔等于或不等于对第二沉积腔体热机的步骤与对第一沉积腔体热机的步骤之间具有的时间间隔。
本发明还提供了一种半导体器件制造方法，包括：在半导体结构上沉积刻蚀阻挡层；采用前述的薄膜沉积方法，在刻蚀阻挡层上沉积电介质绝缘层；在电介质绝缘层上沉积覆层。
其中，所述刻蚀阻挡层材料为SiN或NDC或N-Blok(：NitrogenDoped Carbide)或其他能够用于阻挡层的电介质材料。
其中，所述电介质绝缘层材料为低介电常数材料。所述低介电常数材料包括氟硅玻璃(FSG)、BD或SiOC(Carbon Doped Oxide)或其他掺碳的低介电常数材料。其中，所述SiOC采用OMCTS或TMCTS或其他碳基前驱体制备。
其中，所述覆层材料为不掺杂的SiO2或掺杂的SiO2。其中，所述覆层材料采用TEOS、SiH4或含相应掺杂元素的前驱体制备。
其中，所述沉积方式采用PECVD制备。
依照本发明的稳定薄膜厚度的方法，既可以针对低k材料也可以应用于其他薄膜材料，均能良好解决沉积过程中每批次产品的第一对晶片上薄膜厚度变薄或者变厚的问题。此外，本发明的薄膜厚度稳定和控制方法在不增加热机晶片的情况下，大大节省了人力因素的影响，实现了自动化，并且最重要的，受影响的晶片不再需要报废，提升了产品的良率。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1在腔体空闲与无空闲状态下，low-k BD薄膜沉积速率随时间的变化示意图；
图2为用于后段铜互连电介质薄膜三明治结构；
图3为传统的PECVD热机工艺流程示意图；
图4为本发明的分时PECVD热机工艺流程示意图；以及
图5为本发明的另一分时PECVD热机工艺流程示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了一种薄膜厚度稳定和控制方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。
图2示出了在已形成后段铜工艺半导体结构上，进行PECVD low-k薄膜沉积的三明治结构。在已经形成基本半导体CMOS结构1情况下，进入后段铜工艺，按标准工艺，首先采用PECVD工艺在基本结构1上沉积一层刻蚀阻挡层2，其材质例如为氮化硅(SIN)或者掺N的碳化硅(NDC)或N-BLOK等低k电介质薄膜，用于随后大马士革工艺的刻蚀停止层；接下来在刻蚀阻挡层2上通过PECVD沉积低k介质薄膜，用于金属线间及同层金属间的电介质绝缘层3，其材质例如为掺F的SiO2也即氟硅玻璃(FSG)，或是SiOC、Black Diamond等低k电介质材料，其中SiOC可用八甲基环四硅氧烷(OMCTS)或四甲基环四硅氧烷(TMCTS)或其他含碳的前驱体制备。随后，根据不同的工艺要求沉积一层覆层4，其材质为不掺杂的SiO2或掺杂的SiO2。例如可采用TEOS、SiH4或含相应掺杂元素的前驱体制备，用于阻挡水气、杂质及改善厚度均匀性。这三层便是很典型的IMD互连三明治结构，如图2所示。由于应用材料PECVD low-k BD电介质薄膜已经商用化多年，其沉积参数，制备条件等非常成熟，本发明对此不再作进一步说明。对于用到的电介质薄膜视工艺节点及生产商的需要而定，本发明不作限定。本发明的特点在于提供一种解决第一对薄膜厚度偏离目标值的方法，不依赖于何种PECVD制备的薄膜，因此刻蚀阻挡层2、电介质绝缘层3以及覆层4的材质和沉积方法并不限于上述具体限定，而是应当包括所有合适的电介质材料和沉积工艺。
在图2的三明治结构中，以中间层low-k BD电介质薄膜制备作为实例来说明本发明。考虑最常使用的两晶片装载台(load-port)及两腔体设备，记为腔体A和腔体B。当两腔体都处于空闲状态，此时放上一批晶片。由于两个腔体空闲很久，将会执行一个热机(Season)过程。
如果是常规的热机程序，如图3流程图所示：步骤31为腔体A和腔体B热机，也即腔体A和腔体B一同执行热机过程；步骤32为预处理，具体而言为对腔体抽真空或通入稀有气体，或者预干燥、预清洁等起稳定腔体条件的作用；步骤33，中间处理，例如通入反应气体、打开射频功率等反应前的步骤；步骤34，沉积或清洗，在腔体中沉积薄膜以及沉积之后清洗腔体；步骤35，后处理，例如关闭射频功率及反应气体等；步骤36，退出晶片。按照顺序，腔体A与B基本上将同时执行完步骤31这一热机程序，执行时间主要取决于清洗及钝化所需时间，取决于具体的工艺。然而，在顺序(Serial)沉积过程下，晶片将首先进入第一个腔体，而此时第二个腔体将处于等待接收晶片的状态，这是因为传送腔体一次只能将晶片送入一个沉积腔体。这便导致了第二个腔体相当长时间的空闲，进而使得接下来的沉积速率降低，影响第一对沉积厚度，最终使得第一对的沉积速率变低，进而厚度变薄，偏离目标值。
(第一实施例)
有鉴于此，本发明针对此状况增加了分时步骤，只要计算好传送腔体所需时间及第二个腔体热机或者清洗所需时间，即能避免第二个腔体较长时间的等待状态，使得晶片的沉积速率不受空闲时间的影响。本发明做了进一步改进，以避免第一对晶片的薄膜厚度变薄，提高器件的可靠性以及产品良率。
本发明采用的热机工艺流程图如图4所示。具体地，首先是步骤41，腔体A热机，也即腔体A开始热机过程，包括清除腔体上面已沉积的薄膜以降低颗粒对下一片的污染风险，及接下来对腔体的钝化过程，即在腔体上沉积上一层薄膜。
其次，步骤42，腔体B热机，也即腔体B开始热机过程，其中步骤42在步骤41之后，间隔、延迟一定的时间间隔T，时间差T可以是从装载台传送晶片开始算起，至两腔体分别执行完沉积及清洗所需总时间的差值，也即从装载台传送到第二腔体B、沉积然后加上第二腔体B清洗所需的总时间与从装载台传送到第一腔体A、沉积然后加上第一腔体A清洗所需的总时间的差值。除此之外，时间差T也可以是依照具体的工艺步骤或晶片执行过程选取的其他任何恰当的时间间隔，只要能确保腔体B不会出现必要的空闲，换言之，只要能确保腔体B内的第一对晶片厚度不会减薄。例如，当在下述步骤43至47中还穿插有其他步骤时，时间间隔T将在此基础上加上所增加的步骤的耗时。
随后依次进行步骤43的预处理、步骤44的中间处理、步骤45的沉积或清洗、步骤46的后处理、步骤47的退出晶片。步骤43至47是按照各自腔体的当前状态而顺序执行的，参见附图4，也即各自包括分别在AB腔体内进行的各个步骤，其中某步骤A表示在腔体A内进行，而某步骤B表示在腔体B内进行。换言之，腔体A的预处理步骤不必完全等待腔体B的稳定步骤完成之后才开始进行，而是可以同时交错进行，只要腔体A的稳定步骤已完成。
测试表明，第一对沉积速率稳定在正常情况，如图1中无空闲时的沉积速率曲线所示。
由此，考虑了从装载台传送到腔体及沉积后腔体清洗所需的时间差，计为T(秒)，在腔体A执行热机程序基础上，使腔体B延迟执行T秒，将会避免传统热机菜单执行上遇到的问题。这样，腔体B的空闲时间可以降低到最低值。
(第二实施例)
实施例一所针对的是双腔沉积系统，除此之外，业界采用的多腔(例如三腔、四腔或更多腔)沉积系统也能应用本发明的薄膜厚度控制方法。
具体地可参见图5。
首先步骤51，第一腔体稳定，也即第一腔体开始热机过程。
其次，步骤52，在步骤51之后延迟第一时间间隔T1秒，第二腔体稳定，其中T1由从装载台传送到腔体及沉积后腔体清洗所需的时间差决定，也即第二腔体与第一腔体的装送晶片、清洗的时间差。
再次，步骤53，在步骤51之后延迟第二时间间隔T2秒，第三腔体稳定，T2为第三腔体与第一腔体的装送晶片、清洗的时间差。T2可以与T1相同，也可以不同，依照具体的腔体热机处理需要而确定。
随后依次进行步骤54的预处理、步骤55的中间处理、步骤56的沉积或清洗、步骤57的后处理、步骤58的退出晶片。与实施例1类似地，实施例2以某步骤ABC来表示在三个不同腔体内进行的处理步骤。
类似地，还可以在实施例二基础上进一步推理、修改得出四腔或更多腔体的沉积系统的薄膜厚度控制方法。
依照本发明的稳定薄膜厚度的方法，既可以针对低k材料也可以应用于其他薄膜材料，均能良好解决沉积过程中每批次产品的第一对晶片上薄膜厚度变薄或者变厚的问题。此外，本发明的薄膜厚度稳定和控制方法在不增加热机晶片的情况下，大大节省了人力因素的影响，实现了自动化，并且最重要的，受影响的晶片不再需要报废，提升了产品的良率。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (13)

1.一种薄膜沉积方法，包括：
对第一沉积腔体热机；
对第二沉积腔体热机；
在第一沉积腔体内沉积薄膜，对第一沉积腔体执行清洗处理(Clean)；
在第二沉积腔体内沉积薄膜，对第二沉积腔体执行清洗处理(Clean)；
其特征在于，对第二沉积腔体热机的步骤与对第一沉积腔体热机的步骤之间具有一定的时间间隔。
2.如权利要求1的薄膜沉积方法，其中，所述时间间隔为从装载台传送开始算起至第一和第二腔体分别执行完沉积及清洗所需总时间的差值。
3.如权利要求1的薄膜沉积方法，时间差也可以是依照具体的工艺步骤或晶片执行过程选取的其他任何恰当的时间间隔，只要确保第二沉积腔体不会出现影响厚度的空闲即可。
4.如权利要求1的薄膜沉积方法，其中，所述第一和/或第二腔体为PECVD腔体。
5.如权利要求1的薄膜沉积方法，其中还包括对第三沉积腔体热机的步骤，对第三沉积腔热机的步骤与对第一沉积腔体热机的步骤之间具有的时间间隔等于或不等于对第二沉积腔体热机的步骤与对第一沉积腔体热机的步骤之间具有的时间间隔。
6.一种半导体器件制造方法，包括：
在半导体结构上沉积刻蚀阻挡层；
采用如权利要求1所述的薄膜沉积方法，在刻蚀阻挡层上沉积电介质绝缘层；
在电介质绝缘层上沉积覆层。
7.如权利要求6的半导体器件制造方法，其中，所述刻蚀阻挡层材料为SiN、NDC或N-Blok(：Nitrogen Doped Carbide)或其他能够用于阻挡层的电介质材料。
8.如权利要求6的半导体器件制造方法，其中，所述电介质绝缘层材料为低介电常数材料。
9.如权利要求8的半导体器件制造方法，其中，所述低介电材料包括氟硅玻璃(FSG)、BD或SiOC(Carbon Doped Oxide)或其他掺碳的低介电常数材料。
10.如权利要求9的半导体器件制造方法，其中，所述SiOC采用OMCTS、TMCTS或其他碳基前驱体制备。
11.如权利要求6的半导体器件制造方法，其中，所述覆层材料为不掺杂的SiO2或掺杂的SiO2。
12.如权利要求11的半导体器件制造方法，其中，所述覆层材料采用TEOS、SiH4或含相应掺杂元素的前驱体制备。
13.如权利要求6至12任一项所述的半导体器件制造方法，其中，所述沉积方式为采用PECVD制备。
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