CN102842583B - 流电隔离器件和方法 - Google Patents

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    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Abstract

多种示例实施例涉及一种隔离器件，所述隔离器件包括半导体层和绝缘层。所述绝缘层将半导体层的中心部分绝缘。高电压端子与绝缘层相连，第一低电压端子与半导体层的第一非绝缘部分相连，以及第二低电压端子与半导体层的第二非绝缘部分相连。第一低电压端子和第二低电压端子经由半导体层电连接。施加到高电压端子的电压影响半导体层的电导率。高电压端子与第一低电压端子和第二低电压端子流电隔离。

Description

流电隔离器件和方法
技术领域
这里公开的各个示例实施例总体涉及流电隔离器件和方法。
背景技术
流电隔离是一种将电系统的各个部分隔离的技术。防止电流从电系统的一部分直接移动至另一部分。通过使用例如电容耦合、电感耦合、磁耦合、光耦合以及射频耦合等，仍然可以在电系统的各个部分之间交换能量或信息。
流电隔离可以用在以下情况：两个或更多个电路需要通信，但是至少一个电路中的电压和/或电流处于可能对其他电路有害的水平。
发明内容
提供了多种示例实施例的简要概述。在以下概述中进行了一些简化和省略，这旨在强调和介绍不同示例实施例的一些方面，而不是为了限制本发明的范围。在后面的部分中将给出优选示例实施例的详细描述，所述优选示例实施例的详细描述足以使本领域技术人员能够实现和使用本发明的构思。
多种示例实施例涉及一种隔离器件，包括：半导体层；绝缘层，其中所述绝缘层将半导体层的中心部分绝缘；高电压端子，与绝缘层相连；第一低电压端子，与半导体层的第一非绝缘部分相连；以及第二低电压端子，与半导体层的第二非绝缘部分相连；其中，第一低电压端子和第二低电压端子经由半导体层电连接，并且施加到高电压端子的电压影响半导体层的电导率。
多种示例实施例还涉及一种隔离电系统的方法，包括：向隔离器件的高电压端子施加第一电压，其中第一电压包括信息信号；将隔离器件的第一低电压端子连接至第二电压电位；将隔离器件的第二低电压端子连接至第三电压电位；以及通过测量第一低电压端子和第二低电压端子处的电压、电流、电阻和电导率中的至少一个，从所述信息信号中获得信息，其中，第一电压影响隔离器件的半导体层的电导率。
多种示例实施例还涉及一种制造隔离器件的方法，包括：利用绝缘层将半导体层的中心部分绝缘；将高电压端子连接至绝缘层；将第一低电压端子连接至半导体层的第一非绝缘部分；以及将第二低电压端子连接至半导体层的第二非绝缘部分，其中，第一低电压端子和第二低电压端子经由半导体层电连接，并且施加到高电压端子的电压影响半导体层的电导率。
在一些实施例中，高电压端子与第一低电压端子和第二低电压端子流电隔离。在一些实施例中，半导体层是n型半导体。在一些实施例中，半导体层是p型半导体。在一些实施例中，用比半导体层的中心部分更多的掺杂剂对半导体层的非绝缘部分进行掺杂。在一些实施例中，施加到高电压端子的电压与半导体层的电导率具有实质上线性关系。在一些实施例中，施加到高电压端子的电压大于100伏特。
附图说明
为了更好地理解各个示例实施例，参考附图，其中：
图1示出了绝缘体上硅(SOI)隔离器件的实施例的截面图；
图2示出了SOI隔离器件的实施例的备选截面图；
图3示出了电导率和电压之间关系的近似；
图4示出了体材料硅隔离器件的实施例；
图5示出了体材料硅隔离器件的备选实施例；
图6示出了传统的缓冲器电路；
图7示出了高电压缓冲器电路的示例；
图8示出了高电压差分电路的示例；
图9a示出了隔离器件的实施例的平面图；
图9b示出了图9a的隔离器件沿着线9b的截面图；
图9c示出了隔离器件的平面图；
图9d示出了图9c的隔离器件沿着线9d的截面图；
图9e示出了隔离器件的平面图；
图9f出了图9e的隔离器件沿着线9f的截面图；
图9g示出了隔离器件的平面图；
图9h示出了图9g的隔离器件沿着线9h的截面图；
图9i示出了隔离器件的实施例的截面图；
图10示出了隔离器件的备选实施例；
图11a示出了隔离器件的截面图；
图11b示出了隔离器件的截面图；
图11c示出了隔离器件的截面图；以及
图12示出了隔离器件的备选实施例。
具体实施方式
现在参考附图，附图中相似的数字表示相似的组件或步骤，公开了个示范实施例的广泛方面。本领域技术人员应理解，本文中的任何框图都是体现本发明原理的说明性电路的概念图。
根据上文，不同示例实施例可以提供流电隔离。可以在隔离阻挡物上传递信息，同时使得输入端子和输出端子保持流电隔离。
前述例如电容耦合、电感耦合、磁耦合、光耦合和射频耦合之类的流电隔离方法具有多种缺点。例如，承载信息的信号的频率可能具有有限的带宽，和/或输入端子处的电压电平可能具有有限的范围。
本发明的多种实施例可以提供具有改善的带宽(包括DC信号)、改善的电压范围和/或紧凑的设计以及其他附加优点的流电隔离。
图1示出了绝缘体上硅(SOI)隔离器件100的实施例的截面图。有源硅层102可以通过氧化硅层104与体材料硅(未示出)隔离。氧化硅层104的厚度可以改变。有源硅层102可以被第一氧化物隔离物106和第二氧化物隔离物108包围。高电压隔离氧化物110可以位于有源硅层102上方，从而在第一氧化物隔离物106和高电压隔离氧化物110之间形成第一有源硅沟道112，在第二氧化物隔离物108和高电压隔离氧化物110之间形成第二有源硅沟道114。第一低电压金属化层116可以位于第一有源沟道112上方，第二低电压金属化层118可以位于第二有源沟道114上方。第一低电压金属化层116可以形成第一低电压端子120，以及第二低电压金属化层118可以形成第二低电压端子122。高电压金属化层124可以位于高电压隔离氧化物110上方。高电压金属化层124可以形成高电压端子126。
有源硅层102可以以具有足够少的产生/复合中心的其他半导体材料(例如，锗)来实现。氧化硅层104、第一氧化物隔离物106、第二氧化物隔离物108和高电压隔离氧化物110可以以各种其他电介质材料来实现，例如，氧化硅、氮化硅和/或具有一些氮含量的氧化硅。第一氧化物隔离物106、第二氧化物隔离物108和高电压隔离氧化物110可以以相同材料来形成。当从上方看时，第一氧化物隔离物106和第二氧化物隔离物108可以汇合(join)来包围有源硅层102。当从上方看时，第一氧化物隔离物106和第二氧化物隔离物108也可以与高电压隔离氧化物110汇合。
高电压隔离氧化物110可以将高电压端子126与第一低电压端子120和第二低电压端子122流电隔离。在保持流电隔离的同时可以向高电压端子126施加的最大电压可以由高电压氧化物110的厚度和材料特性来确定。
可以用一种类型的杂质(n型或p型)对有源硅层102进行掺杂。有源硅层102中的电荷载流子可以是诸如砷和磷等施主杂质的电子或诸如硼和铟等受主杂质的空穴。
当没有向高电压端子126施加电压时，在第一低电压端子120和第二低电压端子122之间测量的器件100的电导率可以为G0＝qeμNWtsi/L，其中qe是电子电量，μ是有源硅层102中的电荷载流子的迁移率，N是电荷载流子的浓度，W是器件100的宽度(即，垂直于图1所示横截面的方向)，tsi是有源硅层102的厚度，以及L是第一低电压端子120和第二低电压端子122之间的长度。
当向高电压端子126施加电压时，可以利用所施加的电压来调节高电压隔离氧化物110下方区域128中的电荷载流子的量。因此，高电压端子126可以影响器件100的电导率。
如果利用施主杂质对有源硅层102进行掺杂，则向高电压端子126施加的正电压可以增加高电压隔离氧化物110下方区域128中的电荷浓度。电荷浓度可以由ΔQ＝CHVVHV来度量，其中，CHV是高电压隔离氧化物110的电容，以及VHV是施加到高电压端子126的电压。电容CHV＝WLe0er/tox，其中W是高电压金属化层124的宽度，L是高电压金属化层124的长度，e0真空介电常数，er是高电压隔离氧化物110的相对介电常数，以及tox是高电压隔离氧化物110的厚度。因此，器件100的电导率可以随着电荷浓度的增加而线性地增加。当向高电压端子126施加负电压时，有源硅层102可以将高电压隔离氧化物110下方区域128中的电荷载流子耗尽，并且器件100的电导率可以线性降低。
如果利用受主杂质对有源硅层102进行掺杂，则施加到高电压端子126的正电压可以降低器件100的电导率，而施加到高电压端子126的负电压可以增加器件100的电导率。
可以利用由施加到高电压端子126的电压在高电压隔离氧化物110上产生的垂直电场，来实现有源硅层102的区域128中的电荷积累或耗尽。
如果沿两个横向方向均匀地对有源硅层102进行掺杂，则在第一低电压端子120和第二低电压端子122之间的电流可以是I＝G0VLV(1+αVHV)/(1+RG0(1+αVHV))，其中VLV是第一低电压端子120和第二低电压端子122之间的电位差，VHV是施加到高电压端子126的电压，G0＝qeμNWtsi/L并且α＝μRshCHV，其中Rsh＝1/(qeμNtsi)。值R与有源硅层102在长度LR上的电阻成比例，其中LR是L(第一低电压端子120和第二低电压端子122之间的长度)和LHV(高电压金属化层124的长度)之间的差值，如图2所示。
图2示出了SOI隔离器件100的实施例的备选截面图。如图2所示，图1的有源硅层102可以包括第一低电压有源硅区域202、第二低电压有源硅区域204和有源硅区域206。类似于图1，器件100包括氧化硅层104、第一氧化物隔离物106、第二氧化物隔离物108、高电压隔离氧化物110、第一低电压金属化层116、第二低电压金属化层118、第一低电压端子120、第二低电压端子122、高电压金属化层124和高电压端子126。
上述值R可以不会受到施加到高电压端子126的电压的影响。因此，值R可以影响电流I与施加到高电压端子126的电压之间的关系的线性度。可以通过用比高电压隔离氧化物110下方的有源硅区域206更大量的掺杂剂对第一低电压有源硅区域202和第二低电压有源硅区域204进行掺杂，来减小值R对总电流I的贡献，如图2所示。低电压有源硅区域202和204中的高掺杂浓度可以使得这些区域中的电阻是可忽略的，从而使值R足够小以至于可以忽略。因此，第一低电压端子120和第二低电压端子122之间的电流可以近似为I＝G0VLV(1+αVHV)，或等同地G＝G0(1+αVHV)，其中G是当向高电压端子126施加电压时器件100的电导率。
图3示出了在高电压端子126处电导率G与电压VHV之间的线性关系的近似。电导率G与电压VHV之间的关系可以允许从高电压端子126向第一低电压端子120和第二低电压端子122传送信息，同时保持端子流电隔离。
图4示出了体材料硅隔离器件400的实施例。在该实施例中，n型有源硅层402可以位于p型体材料硅衬底404上方，而没有中等氧化物层。n型有源硅层402可以被第一氧化物隔离物406和第二氧化物隔离物408包围。高电压隔离氧化物410可以位于n型有源硅层402上方，从而在第一氧化物隔离物406和高电压隔离氧化物410之间形成第一有源硅沟道412，以及在第二氧化物隔离物408和高电压隔离氧化物410之间形成第二有源硅沟道414。第一低电压金属化层416可以位于第一有源硅沟道412上方，以及第二低电压金属化层418可以位于第二有源硅沟道414上方。第一低电压金属化层416可以形成第一低电压端子420，第二低电压金属化层418可以形成第二低电压端子422。高电压金属化层424可以位于高电压隔离氧化物410上方。高电压金属化层424可以形成高电压端子426。
有源硅层402和体材料硅衬底404可以以其他半导体材料(例如，锗)来实现。第一氧化物隔离物406、第二氧化物隔离物408和高电压隔离氧化物410可以以各种其他电介质材料来实现，例如，氧化硅、氮化硅和/或具有一些氮含量的氧化硅。第一氧化物隔离物406、第二氧化物隔离物408和高电压隔离氧化物410可以以相同材料来形成。当从上方看时，第一氧化物隔离物406和第二氧化物隔离物408可以汇合来包围有源硅层402。当从上方看时，第一氧化物隔离物406和第二氧化物隔离物408也可以与高电压隔离氧化物410汇合。
高电压隔离氧化物410可以将高电压端子426与第一低电压端子420和第二低电压端子422流电隔离。在保持流电隔离的同时可以向高电压端子426施加的最大电压可以由高电压氧化物410的厚度和材料特性来确定。
器件400可以类似于图1和图2所示的器件100来操作，只要n型有源硅层402中的电位高于p型体材料硅衬底404的电位。例如，如果p型体材料硅衬底404保持在地电位，则可以向第一低电压端子420和第二低电压端子422施加正电位。
类似于图2，可以用比高电压隔离氧化物410下方的区域更大量的掺杂剂对在第一低电压金属化层416和第二低电压金属化层418下方的n型有源硅层402的区域进行掺杂。当在那些区域中使用更大量的掺杂剂时，器件400的电导率可以与施加到高电压端子426的电压成近似线性关系。
图5示出了体材料硅隔离器件500的备选实施例。在该实施例中，p型有源硅层502可以位于p型体材料硅衬底504上方，其中掩埋n型阱503位于衬底504和有源硅层502之间。p型有源硅层502可以被第一氧化物隔离物506和第二氧化物隔离物508围绕。高电压隔离氧化物510可以位于p型有源硅层502上方，从而在第一氧化物隔离物506和高电压隔离氧化物510之间形成第一有源硅沟道512，以及在第二氧化物隔离物508和高电压隔离氧化物510之间形成第二有源硅沟道514。第一低电压金属化层516可以位于第一有源硅沟道512上方，以及第二低电压金属化层518可以位于第二有源硅沟道514上方。第一低电压金属化层516可以形成第一低电压端子520，以及第二低电压金属化层518可以形成第二低电压端子522。高电压金属化层524可以位于高电压隔离氧化物510上方。高电压金属化层524可以形成高电压端子526。
有源硅层502、阱503和硅衬底504可以以其他半导体材料(例如，锗)来实现。第一氧化物隔离物506、第二氧化物隔离物508和高电压隔离氧化物510可以以各种其他电介质材料来实现，例如，氧化硅、氮化硅和/或具有一些氮含量的氧化硅。第一氧化物隔离物506、第二氧化物隔离物508和高电压隔离氧化物510可以以相同材料来形成。当从上方看时，第一氧化物隔离物506和第二氧化物隔离物508可以汇合以包围有源硅层502。当从上方看时，第一氧化物隔离物506和第二氧化物隔离物508也可以与高电压隔离氧化物510汇合。
高电压隔离氧化物510可以将高电压端子526与第一低电压端子520和第二低电压端子522流电隔离。在保持流电隔离的同时可以向高电压端子526施加的最大电压可以由高电压氧化物510的厚度和材料特性来确定。
器件500可以类似于图1和图2所示的器件100来操作。例如，在衬底504处于地电位的情况下，如果向第一低电压端子520和第二低电压端子522施加正电位，则可以将掩埋n型阱503偏置到等于或大于这两个正电位的较高者的电压电平，以确保p型体材料硅衬底504的反向偏置。反向偏置可以防止p型有源硅层502、p型体材料硅衬底504和掩埋n型阱503之间的显著泄漏。
类似于图2，可以用比高电压隔离氧化物510下方的区域更大量的掺杂剂对在第一低电压金属化层516和第二低电压金属化层518下方的p型有源硅层502的区域进行掺杂。当那些区域中使用更大量的掺杂剂时，器件500的电导率可以与施加到高电压端子526的电压成近似线性关系。
图6示出了可以用于适应高电压的传统缓冲器电路600。该电路可以包括第一电阻器602、第二电阻器604、放大器606、高电压输入节点608、输出节点610以及基准电压源612。第一电阻器602和第二电阻器604可以形成分压器，并且可以使输入至放大器606的电压减小。放大器606的正输入端子处的电压可以被定义为，V+＝VHVRi2/(Ri1+Ri2)，其中VHV是在节点608处输入的电压，Ri1是第一电阻器602的电阻，以及Ri2是第二电阻器604的电阻。第一电阻器602和第二电阻器604可以具有较大的电阻，以减小电路600的电流(其中I＝VHV/(Ri1+Ri2))，从而降低电路600的峰值耗散。然而，具有较大电阻值的电阻器可能占用缓冲器电路600的大量面积。因此，难以将缓冲器电路600实现为既具有低功耗又具有小的电路面积。
图7示出了使用本发明实施例的高电压缓冲器电路700的示例。电路700可以包括隔离器件702、放大器704、高电压输入节点706、输出节点708、基准电流源710以及基准电压源712。基准电流源710可以连接至隔离器件702的第一低电压端子714。隔离器件702的第二低电压端子716可以连接至接地。高电压输入节点可以连接至隔离器件702的高电压端子718。隔离器件702的体材料硅节点720可以连接至接地。
隔离器件702可以使高电压输入节点706与电路700的其余部分流电隔离。然而，如果在高电压输入节点706处输入具有高电压的波形，则在输出节点708处可能会输出具有低电压的实质上类似的波形。随着高电压波形的调制，隔离器件702的电导率G也会按照上述关系被调制。由于可以由基准电流源710向第一低电压端子714供应恒定电流，所以放大器704的正端子处的电压可以由隔离器件702的电导率来调制。然后可以由缓冲器电路700以期望的电压电平来输出通过电导率调制后的电压。
缓冲器电路700的面积可以明显小于图6所示的缓冲器电路600。隔离器件702的尺寸可以取决于器件的期望灵敏度。灵敏度可以确定可以施加到隔离器件702的高电压端子718的电压范围。灵敏度可以取决于有源硅层中掺杂剂的量以及隔离器件702中不同组件的维度(例如，宽度、长度和厚度)。
图8示出了使用本发明实施例的差分电路800的示例。该电路可以包括第一隔离器件802、第二隔离器件804、放大器806、第一高电压输入节点808、第二高电压输入节点810、输出节点812、第一基准电流源814和第二基准电流源816。
第一基准电流源814可以连接至第一隔离器件802的第一低电压端子818。第一隔离器件802的第二低电压端子820可以连接至接地。第一高电压输入节点808可以连接至第一隔离器件802的高电压端子822。第一隔离器件802的体材料硅节点824可以连接至接地。
第二基准电流源816可以连接至第二隔离器件804的第一低电压端子826。第二隔离器件804的第二低电压端子828可以连接至接地。第二高电压输入节点810可以连接至第二隔离器件804的高电压端子830。第二隔离器件804的体材料硅节点832可以连接至接地。
第一基准电流源814和第二基准电流源816可以分别产生通过隔离器件802和804的电流I。可以向第一高电压输入节点808施加第一高电压VHV。可以向第二高电压输入节点810施加第二高电压VHV+vi。第二高电压可以具有叠加在VHV上的小信号vi。第一高电压VHV可以将第一隔离器件802的电导率修改为G1。第二高电压VHV+vi可以将第二隔离器件804的电导率修改为G2。电导率G1和G2的差值可以与输入电压之间的差值(即，vi)成比例。放大器806输出的电压可以是Vo＝(1/G1-1/G2)I。因此，输出电压Vo可以与小信号vi成比例。高电压节点808和810可以通过隔离器件802和804而与输出节点812隔离。
可以利用SOI晶片使用LOCOS隔离来制造本发明的一些实施例。图9a-9i示出了制造工艺的不同示例阶段。图9a示出了隔离器件900的实施例的平面图。在所示的制造阶段，隔离器件900的上表面可以包括有源Si层906和SiN硬掩模910。图9b示出了隔离器件900的沿着线9b的截面图。隔离器件900可以包括Si衬底902、绝缘体层904和有源Si层906。可以在隔离器件900的有源Si层906上热生长SiO2牺牲层908。然后可以在SiO2牺牲层902上沉积SiN硬掩模910。可以利用光致抗蚀剂(未示出)来保护SiN硬掩模910的一部分，并且使用光刻将SiN的其余部分蚀刻掉。可以使用干法蚀刻和/或湿法蚀刻来去除SiO2的未被SiN硬掩模910覆盖的部分，从而得到图9a和9b所示的结构。
图9c示出了隔离器件900的平面图。在该制造阶段，隔离器件900的上表面可以包括SiN硬掩膜910和SiO2隔离物912。图9d示出了隔离器件900沿着线9d的截面图。隔离器件900可以包括Si衬底902、绝缘体层904、有源Si层906、SiO2牺牲层908、SiN硬掩模910和SiO2隔离物912。可以在有源Si层906的未被SiN硬掩膜910覆盖的部分上热生长SiO2隔离物912，从而得到图9c和9d所示的结构。
在该阶段之后，可以通过湿法蚀刻工艺来去除SiN硬掩膜910。然后可以利用例如As、P、B或In来对有源Si层906进行掺杂。可以基于隔离器件900的期望灵敏度和/或期望应用，来选择掺杂的量和/或掺杂的类型。在掺杂之后，可以对隔离器件的表面进行清洗。
图9e示出了隔离器件900的另一平面图。在该制造阶段，隔离器件900的上表面可以包括SiO2隔离物912、SiO2高电压隔离层914和另一SiN硬掩膜918。图9f出了隔离器件900沿着线9f的截面图。隔离器件900可以包括Si衬底902、绝缘体层904、有源Si层906、SiO2隔离物912、SiO2高电压隔离层914、另一SiO2牺牲层916和SiN硬掩膜918。在上述清洗步骤之后，可以热生长SiO2牺牲层916，接着沉积SiN硬掩膜918。可以使用光刻法来蚀刻掉SiN的一部分，留下如图9e和9f所示的SiN硬掩膜918。可以在不受SiN硬掩膜918保护的区域中生长SiO2高电压隔离层914，并且可以进一步生长SiO2隔离物912，从而增加SiO2高电压隔离层914和SiO2隔离物912的厚度，得到图9e和9f所示的结构。针对SiO2隔离物912的两个生长步骤(即，图9d和9f)可以确保有源Si层906完全被隔离。
可以基于隔离器件900可以良好工作的期望高电压来选择SiO2高电压隔离层914的厚度。如果施加到隔离器件的高电压端子的电压(VHV)远高于施加到低电压端子的电压，则隔离器件可以良好工作的高电压可以由VHV＝EOXtHV来确定，其中，EOX是SiO2的临界电场(大约5-10MV/cm)，以及tHV是SiO2高电压隔离层914的厚度。
图9g示出了隔离器件900的另一平面图。在该制造阶段，隔离器件900的上表面可以包括有源Si层906、SiO2隔离物912、SiO2高电压隔离层914和多晶Si层920。图9h示出了隔离器件900沿着线9h的截面图。隔离器件900可以包括Si衬底902、绝缘体层904、有源Si层906、SiO2隔离物912、SiO2高电压隔离层914和多晶Si层920。在去除了图9e和9f所示的SiN硬掩膜918和SiO2牺牲层916之后，可以沉积并蚀刻多晶Si层920，从而得到图9g和9h所示的结构。
在该阶段，可以使用与上述相同的掺杂剂来对有源Si层906的外露部分进行附加的掺杂。所示附加的掺杂可以降低有源Si层906的部分的电阻率。也可以对多晶Si层920进行掺杂。
图9i示出了在另一制造阶段的隔离器件900的实施例的截面图。隔离器件900可以包括Si衬底902、绝缘体层904、有源Si层906、SiO2隔离物912、SiO2高电压隔离层914、多晶Si层920、电介质层922和金属化层924。可以使用标准技术来实现电介质层922和金属化层924。金属化层924可以连接至有源Si层906和多晶Si层920。金属化层924可以形成第一低电压端子926、第二低电压端子928和高电压端子930。
在图9a-9i所示的阶段中，Si衬底902和有源Si层906可以以其他半导体材料(例如，锗)来实现。绝缘体层904、SiO2隔离物912、SiO2高电压隔离层914和电介质层922可以以各种其他电介质材料来实现，例如氧化硅、氮化硅和/或具有一些氮含量的氧化硅。
图10示出了隔离器件1000的备选实施例，隔离器件1000可以使用与图9a-9i所示出和描述的制造方法相类似的制造方法。隔离器件1000可以包括Si衬底1002、绝缘体层1004、有源Si层1006、SiO2隔离物1012、SiO2高电压隔离层1014、电介质层1022a、1002b和1002c、以及金属化层1024。金属化层1024可以形成第一低电压端子1026、第二低电压端子1028和高电压端子1030。
Si衬底1002和有源Si层1006可以以其他半导体材料(例如，锗)来实现。绝缘体层1004、SiO2隔离物1012、SiO2高电压隔离层1014和电介质层1022a、1022b和1022c可以以各种其他电介质材料来实现，例如氧化硅、氮化硅和/或具有一些氮含量的氧化硅。
电介质层1022a、1022b和1022c可以允许与其他半导体器件一起更高效地制造隔离器件1000，并且可以改善有源Si层1006的隔离。电介质层1022a、1022b和1022c的厚度和材料特性以及SiO2高电压隔离层1014的厚度和材料特性可以影响隔离器件1000能够工作的高电压。因此，隔离器件1000可以被设计为比图9a-9i所示的隔离器件900工作在更高的电压下。在一些实施例中，施加到高电压端子1030的电压可以超过1000伏特。
可以利用SOI晶片使用浅沟槽隔离(STI)工艺来制造本发明的一些实施例。图11a-11c示出了制造工艺的不同示例阶段。图11a示出了隔离器件1100的截面图。隔离器件1100可以包括Si衬底1102、绝缘体层1104、有源Si层1106和中等沟槽隔离物1108。中等沟槽隔离物1108可以包括SiO2部分1110和多晶Si部分1112。中等沟槽隔离物1108可以隔离有源Si层1106的一部分。可以利用例如As、P、B或In对有源Si层1106的隔离部分进行掺杂。可以基于隔离器件1100的期望灵敏度和/或期望应用来选择掺杂的量和/或掺杂的类型。
图11b示出了在另一制造阶段的隔离器件1100的截面图。隔离器件1100可以包括Si衬底1102、绝缘体层1104、有源Si层1106、中等沟槽隔离物1108和浅沟槽隔离物1114。中等沟槽隔离物1108可以包括SiO2部分1110和多晶Si部分1112。可以在两个中等沟槽隔离物1108之间的有源Si层1106中使用标准技术来实现浅沟槽隔离物1114。
图11c示出了在另一制造阶段的隔离器件1100的截面图。隔离器件1100可以包括Si衬底1102、绝缘体层1104、有源Si层1106、中等沟槽隔离物1108、浅沟槽隔离物1114、多晶Si层1116、电介质层1118和金属化层1120。中等沟槽隔离物1108可以包括SiO2部分1110和多晶Si部分1112。可以使用光刻法来沉积和图案化多晶Si层1116。可以使用标准技术来实现电介质层1118和金属化层1120。金属化层1120可以连接至有源Si层1106和多晶Si层1116。金属化层1120可以形成第一低电压端子1122、第二低电压端子1124和高电压端子1126。
在生长电介质层(SiO2隔离层)1118之前，可以使用与前述相同的掺杂剂对有源Si层1106的外露部分进行附加的掺杂。附加的掺杂可以降低有源Si层1106的部分的电阻率。也可以对多晶Si层1116进行掺杂。
在图11a-11c所示出和描述的阶段中，Si衬底1102和有源Si层1106可以以其他半导体材料(例如，锗)来实现。绝缘体层1104、中等沟槽隔离物1108、浅沟槽隔离物1114和电介质层1118可以以各种其他电介质材料来实现，例如氧化硅、氮化硅和/或具有一些氮含量的氧化硅。
图12示出了隔离器件1200的备选实施例，隔离器件1200可以使用与图11a-11c所示出和描述的制造方法相类似的制造方法。隔离器件1200可以包括Si衬底1202、绝缘体层1204、有源Si层1206、中等沟槽隔离物1208、浅沟槽隔离物1214、多晶Si层1216、电介质层1218a、1218b、1218c、1218d和1218e以及金属化层1220。中等沟槽隔离物1208可以包括SiO2部分1210和多晶Si部分1212。金属化层1220可以形成第一低电压端子1222、第二低电压端子1224和高电压端子1226。
Si衬底1202和有源Si层1206可以以其他半导体材料(例如，锗)来实现。绝缘体层1204、中等沟槽隔离物1208、浅沟槽隔离物1214以及电介质层1218a、1218b、1218c、1218d和1218e可以以各种其他电介质材料来实现，例如氧化硅、氮化硅和/或具有一些氮含量的氧化硅。
电介质层1218a、1218b、1218c、1218d和1218e可以允许与其他半导体器件一起更高效地制造隔离器件1200，并且可以改善有源Si层1206的隔离。电介质层1218a、1218b、1218c、1218d和1218e的厚度和材料特性以及浅沟槽隔离物1214的厚度和材料特性可以影响隔离器件1200能够工作的高电压。因此，隔离器件1200可以被设计为比图11a-11c所示的隔离器件1100工作在更高的电压下。在一些实施例中，施加到高电压端子1226的电压可以超过1000伏特。
备选地，图9-12所示出和论述的实施例可以并入体材料硅晶片而不是SOI晶片。对于具有n型有源硅和p型衬底的体材料硅晶片(类似于图4)，可以包含至p型衬底的附加触点。附加触点可以连接至接地或者两个低电压电位中的较低者，以确保晶片被正确偏置。对于具有p型有源硅、掩埋n型阱和p型衬底的体材料硅晶片(类似于图5)，可以包括至掩埋n型阱和p型衬底的附加触点。掩埋n型阱可以连接至两个低电压电位中的较高者，而p型衬底可以连接至接地或者两个低电压电位中的较低者，以确保晶片被正确偏置。体材料硅晶片、掩埋阱和有源硅可以以其他半导体材料(例如，锗)来实现。
尽管具体参考示例实施例的特定示例方面描述了多种示例实施例，然而应理解，本发明可以具有其他实施例，并且可以在各种显而易见的方面修改本发明的细节。本领域技术人员应清楚，在本发明的范围之内可以实现各种改变和修改。因此，以上公开、描述和附图仅仅用于说明，而绝不限制本发明的范围，本发明的范围仅由权利要求来限定。

Claims (17)

1.一种隔离器件，包括：
半导体层；
绝缘层，其中所述绝缘层将半导体层的中心部分绝缘；
半导体层被第一隔离物和第二隔离物包围；
在第一隔离物和绝缘层之间形成第一半导体沟道；
在第二隔离物和绝缘层之间形成第二半导体沟道；
高电压端子，与绝缘层接触；
第一低电压端子，在第一半导体沟道上方与半导体层的第一非绝缘部分接触；以及
第二低电压端子，在第二半导体沟道上方与半导体层的第二非绝缘部分接触；
其中所述第一低电压端子和所述第二低电压端子经由半导体层电连接，并且所述高电压端子与所述第一低电压端子和所述第二低电压端子流电隔离；
其中施加到高电压端子的电压影响半导体层的电导率，以及半导体层仅具有一种导电类型的掺杂剂。
2.根据权利要求1所述的隔离器件，其中，所述半导体层是n型半导体。
3.根据权利要求1所述的隔离器件，其中，所述半导体层是p型半导体。
4.根据权利要求1所述的隔离器件，其中，用比所述半导体层的中心部分更多的掺杂剂对所述半导体层的非绝缘部分进行掺杂。
5.根据权利要求2所述的隔离器件，其中，施加到所述高电压端子的电压与所述半导体层的电导率具有线性关系。
6.根据权利要求1所述的隔离器件，其中，施加到所述高电压端子的电压大于100伏特。
7.一种隔离电系统的方法，包括：
向根据权利要求1所述的隔离器件的高电压端子施加第一电压，其中所述第一电压包括信息信号；
将所述隔离器件的第一低电压端子连接至第二电压电位；
将所述隔离器件的第二低电压端子连接至第三电压电位；以及
通过测量所述第一低电压端子和所述第二低电压端子处的电压、电流、电阻和电导率中的至少一个，从所述信息信号中获得信息，
其中，所述第一电压影响所述隔离器件的半导体层的电导率。
8.根据权利要求7所述的方法，其中，所述半导体层是n型半导体。
9.根据权利要求7所述的方法，其中，所述半导体层是p型半导体。
10.根据权利要求7所述的方法，其中，所述第一电压与所述半导体层的电导率具有线性关系。
11.根据权利要求7所述的方法，其中，所述第一电压大于100伏特。
12.一种制造隔离器件的方法，包括：
利用绝缘层将半导体层的中心部分绝缘；
用第一隔离物和第二隔离物包围半导体层；
在第一隔离物和绝缘层之间形成第一半导体沟道；
在第二隔离物和绝缘层之间形成第二半导体沟道；
将高电压端子连接至所述绝缘层；
在第一半导体沟道上方将第一低电压端子连接至所述半导体层的第一非绝缘部分；以及
在第二半导体沟道上方将第二低电压端子连接至所述半导体层的第二非绝缘部分，
其中所述第一低电压端子和所述第二低电压端子经由所述半导体层电连接，并且高电压端子与第一低电压端子和第二低电压端子流电隔离；
其中施加到所述高电压端子的电压影响所述半导体层的电导率，以及半导体层仅具有一种导电类型的掺杂剂。
13.根据权利要求12所述的方法，其中，所述半导体层是n型半导体。
14.根据权利要求12所述的方法，其中，所述半导体层是p型半导体。
15.根据权利要求12所述的方法，还包括：用比所述半导体层的中心部分更多的掺杂剂对所述半导体层的非绝缘部分进行掺杂。
16.根据权利要求15所述的方法，其中，施加到所述高电压端子的电压与所述半导体层的电导率具有实质上线性关系。
17.根据权利要求12所述的方法，其中，施加到所述高电压端子的电压大于100伏特。
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