CN102832104A - 从单个基底基板形成两个器件晶片的方法 - Google Patents
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Abstract
本公开提供从单个基底基板开始形成两个器件晶片的方法。该方法包括首先提供包括基底基板和多个器件层的结构，器件层位于基底基板的最上表面上和最下表面上，或器件层位于基底基板的最上表面内和最下表面内。基底基板可具有双侧抛光表面。包括多个器件层的结构在器件层之间的基底基板内的区域中分裂。该分裂提供第一器件晶片和第二器件晶片，第一器件晶片包括基底基板的一部分和器件层之一，第二器件晶片包括基底基板的另一部分和另外的器件层。
Description
技术领域
本公开涉及半导体器件制造，更具体涉及从单个基底基板开始形成两个器件晶片的方法。
背景技术
制造基于半导体的先进器件的传统方法之一是在基底基板上外延生长一个或多个结晶半导体层。外延生长的结晶半导体层的成分和掺杂可被控制，以便实现特定的电子或光电子功能。外延生长的结晶半导体层的示例可为用于半导体激光器的量子阱结构、用于高效光生伏打结构中的多个异质外延p-n结、或者简单如形成的p-n结。
一般来说，这些高度专门化的包含单晶半导体的结构的形成或生长是昂贵且耗时的。另外，包含单晶半导体的基板本身是相对昂贵的，并且通常为一个基板生产一个器件晶片。典型地，最昂贵的外延结构包括III-V或II-VI化合物半导体，其通常采用金属有机化学气相沉积（MOCVD）或分子束外延（MBE）反应器形成。在两种情况下，生长通常仅在基底基板的一侧上进行。更常用于IV族晶体生长的另外的生长方法，诸如低压化学气相沉积（LPCVD）或超高真空化学气相沉积（UHVCVD）批反应器（batch reactor），典型地在基底基板的两侧上生长。基底基板和生长工艺的高成本严重地限制了形成这些外延层的产量和成本。
发明内容
本公开提供一种从单个基底基板开始形成两个器件晶片的方法。该方法包括首先提供包括基底基板的结构，该基底基板具有器件层，器件层位于基底基板的最上表面上和最下表面上或基底基板的最上表面内和最下表面内。基底基板可具有双侧抛光表面。包括器件层的结构在基底基板的区域内分裂。
分裂提供第一器件晶片和第二器件晶片，第一器件晶片包括基底基板的一部分和器件层之一，第二器件晶片包括基底基板的另一部分和另外的器件层。前述方法的优点是，每个基底基板生产两个单独的器件晶片，同时生长产量加倍。在分裂之前可在器件层上执行部分或完整的器件制造。
附图说明
图1是描述本公开的一个实施例中可采用的基底基板的图示（通过截面视图）。
图2A是描述在基底基板的最下表面上形成器件层之后并且在基底基板的最上表面上形成另一器件层之后的图1的基底基板的图示（通过截面视图）。
图2B是描述在基底基板的最下表面内形成器件层之后并且在基底基板的最上表面内形成另一器件层之后的图1的基底基板的图示（通过截面视图）。
图3A是示出在器件层之一的表面上形成可选的包含金属的粘着层之后的图2A的结构的图示（通过截面视图）。
图3B是示出在器件层之一的表面上形成可选的包含金属的粘着层之后的图2B的结构的图示（通过截面视图）。
图4A是示出在可选的包含金属的粘着层的表面上形成应力施加层（stressor layer）之后的图3A的结构的图示（通过截面视图）。
图4B是示出在可选的包含金属的粘着层的表面上形成应力施加层之后的图3B的结构的图示（通过截面视图）。
图5A是示出在应力施加层上形成可选的处理基板之后的图4A的结构的图示（通过截面视图）。
图5B是示出在应力施加层上形成可选的处理基板之后的图4B的结构的图示（通过截面视图）。
图6A是示出分裂之后的图5A的结构的图示（通过截面视图）。
图6B是示出分裂之后的图5B的结构的图示（通过截面视图）。
图7A是示出在去除可选的处理基板、应力施加层和可选的包含金属的粘着层之后的图6A的结构的图示（通过截面视图）。
图7B是示出在去除可选的处理基板、应力施加层和可选的包含金属的粘着层之后的图7B的结构的图示（通过截面视图）。
图8是示出实施例中可形成的示范性结构的图示（通过截面视图），其中应力施加层出现在结构两侧上，该结构包括基底基板和顶器件层及底器件层。
具体实施模式
本公开提供一种从单个基底基板开始形成两个器件晶片的方法，现在通过参考下面的讨论和本申请所附的附图进行更加详细的描述。应当注意的是，附图仅用于说明目的，并且未按比例绘制。而且，附图中相同的参考标号用于描述相同的元件。
在下面的描述中，为了说明本公开阐述了很多具体的细节，例如特定的结构、部件、材料、尺寸、工艺步骤和技术。然而，本领域的普通技术人员应当理解的是，本公开的各种实施例可在没有这些具体细节或其它的具体细节的情况下实施。在另外的情况下，没有详细描述已知结构或工艺步骤，以避免模糊本公开的各种实施例。
应当理解的是，当如层、区域或基板的元件被称为在另一元件“上”或上方”时，该元件可直接在该另一元件上，或者也可存在插入元件。相反，当元件被称为“直接在另一元件上”或“直接在另一元件上方”时，不存在插入元件。还应理解当元件被称为“连接”或“耦合”到另一元件时，它可直接连接到或耦合到该另一元件，或者可存在插入元件。相反，当元件被称为“直接连接”或“直接耦合”到另一个元件时，不存在插入元件。
如上所述，本公开提供一种从单个基底基板开始形成两个器件晶片的方法。该方法包括首先提供包括基底基板的结构，基底基板具有器件层，器件层位于基底基板的最上表面上和最下表面上或基底基板的最上表面内和最下表面内。包括器件层的结构在基底基板的区域内分裂。该分裂提供第一器件晶片和第二器件晶片，第一器件晶片包括基底基板的一部分和器件层之一，第二器件晶片包括基底基板的另一部分和另外的器件层。
首先参见图1，其示出了本公开中可采用的基底基板10，其具有上表面12（即，最上表面）和下表面14（即，最下表面）。本公开中采用的基底基板10可包括半导体材料、玻璃、陶瓷或任何另外的材料，该任何另外的材料的断裂韧性低于随后形成的应力施加层（stressor layer）的断裂韧性。
断裂韧性是描述包含裂纹的能力的属性。断裂韧性表示为KIc。角标上的Ic表示在垂直于裂纹的法向拉伸应力下的模式I裂纹打开，而c表示其临界值。模式I断裂韧性典型地为最重要值，这是因为分裂模式断裂通常发生在基板中模式II应力（剪切）为零的位置，而模式III应力（撕裂）通常在加载条件下不存在。断裂韧性是在存在裂纹时材料抗脆性断裂的定量表示方式。
当基底基板10包括半导体材料时，半导体材料可包括，但不限于，Si、Ge、SiGe、SiGeC、SiC、Ge合金、GaSb、GaP、GaAs、InAs、InP以及所有其它III-V或II-VI化合物半导体。在一些实施例中，基底基板10是块体半导体材料。在其它实施例中，基底基板10可包括层状半导体材料，例如，绝缘体上半导体或聚合物基板上半导体。可用作基底基板10的绝缘体上半导体基板的示范性示例包括绝缘体上硅和绝缘体上硅锗。
当基底基板10包括半导体材料时，半导体材料可被掺杂或不被掺杂，或者包含掺杂区域或非掺杂区域。
在一个实施例中，可用作基底基板10的半导体材料可为单晶的（即，一种材料，其中整个样品的晶格是连续的且未断裂的直至样品的边缘，没有晶界）。在另一实施例中，可用作基底基板10的半导体材料可为多晶的（即，由许多不同尺寸和取向的微晶构成的材料；取向的变化可能由于生长或工艺条件而可为随机的（称为随机晶体结构）或定向的）。在本公开的又一实施例中，可用作基底基板10的半导体材料可为非晶的（即，缺乏长程有序的晶体特性的非晶材料）。典型地，可用作基底基板10的半导体材料是单晶材料。
当基底基板10包括玻璃时，该玻璃可为SiO2基玻璃，其可以是未掺杂的或掺杂有适当的掺杂剂。可用作基底基板10的SiO2基玻璃的示例包括未掺杂硅酸盐玻璃、硼硅酸盐玻璃、磷硅酸盐玻璃、氟硅酸盐玻璃和硼磷硅酸盐玻璃。
当基底基板10包括陶瓷时，该陶瓷是任何无机的非金属固体，例如，氧化物、非氧化物或复合物（composite），氧化物包括但不限于氧化铝、氧化铍、二氧化铈和氧化锆，非氧化物包括但不限于碳化物、硼化物、氮化物或硅化物，复合物包括氧化物和非氧化物的组合。
在本公开的某些实施例中，基底基板10的上表面12和下表面14可在进一步处理之前被清洗，以从其去除氧化物和/或其它污染物。在本公开的一个实施例中，例如通过对基底基板10施加诸如丙酮和异丙醇的溶剂，来清洗基底基板10，该溶剂能够从基底基板10的上表面12和下表面14去除污染物和/或表面氧化物。
在另一实施例中，上表面12和下表面14二者在进一步处理之前被抛光。抛光可通过化学机械抛光实现。
现参见图2A，其示出了根据本公开的实施例在基底基板10的下表面14上形成一个器件层18之后且在基底基板10的上表面12上形成另一器件层16之后的图1的结构。在一些实施例中，所形成的器件层16、18在器件层与基底基板10之间的界面处提供电性结（即p-n或n-p）。
在图2A所示的实施例中，器件层16、18可包括相同的或不同的半导体材料。在一个实施例中，器件层16、18的半导体材料可与基底基板10的半导体材料相同。在另一个实施例中，器件层的至少一个，典型地为其两者，包括不同于基底基板10的半导体材料。可用作器件层16、18的半导体材料的示例可包括但不限于Si、Ge、SiGe、SiGeC、SiC、Ge合金、GaSb、GaP、GaAs、InAs、InP以及所有其它III-V或II-VI化合物半导体。
在一个实施例中，可用作器件层16、18的半导体材料可为单晶的（即一种材料，其中整个样品的晶格是连续的且未断裂的直至样品的边缘，没有晶界）。在另一实施例中，可用作器件层16、18的半导体材料可为多晶的（即，由许多不同尺寸和取向的微晶构成的材料；取向的变化可能由于生长或工艺条件而可为随机的（称为随机晶体结构）或定向的）。在本公开的又一实施例中，可用作器件层16、18的半导体材料可以是非晶的（即，缺乏长程有序的晶体特性的非晶材料）。典型地，可用作器件层16、18的半导体材料是单晶材料。
基底基板10的最上表面（即，上表面12）和最下表面（即，下表面14）上形成的器件层16、18可通过物理或生长沉积工艺形成，该工艺中至少采用半导体前躯体（precursor）。在一些实施例中，诸如p型掺杂剂（典型地来自元素周期表的IIIA族的元素）或n型掺杂剂（典型地来自元素周期表的VA族的元素）的掺杂剂可包括在反应物气体内，该反应物气体包括半导体前躯体。在另外的实施例中，掺杂剂可在形成器件层16、18之后通过离子注入、气相掺杂或从牺牲掺杂层向外扩散而被引入。
在一个实施例中，器件层16、18通过外延生长工艺形成。当采用外延生长时，器件层16、18与下面的基底基板10的表面外延对齐。
在一个实施例中，器件层16、18相继形成。就是说，器件层16或18之一首先形成，然后器件层16或18的另一个形成。在这样的实施例中，器件层16、18可在MOCVD或MBE反应器中形成。在另一实施例中，层转移工艺可用于形成器件层16、18。
在另一实施例中，器件层16、18同时形成。就是说，器件层16、18在同一时间形成。在这样的实施例中，例如，器件层16、18可在诸如LPCVD或UHVCVD反应器的批反应器中形成。
在一个实施例中，形成在基底基板10的最上表面上和最下表面上的器件层16、18的每一个都具有典型地在50nm至50μm范围内的厚度。在另一实施例中，形成在基底基板10的最上表面上和最下表面上的器件层16、18每一个都具有典型地在1μm至20μm范围内的厚度。器件层16、18也可采用前述范围之上和/或之下的其它厚度。
现参见图2B，其示出了根据本公开的另一实施例在基底基板10的下表面14内形成一个器件层18’之后且在基底基板10的上表面12内形成另一器件层16’之后的图1的结构。在图2B所示的实施例中，器件层16’和18’可通过离子注入、气相掺杂或从牺牲掺杂材料向外扩散而形成。在此实施例中，器件层16’和18’可具有出现在其中的相同或不同的掺杂剂。就是说，器件层16’和18’可包含p型掺杂剂（即，来自元素周期表的IIIA族的元素）或n型掺杂剂（即，来自元素周期表的VA族的元素）。
在上述实施例的任一个中，在分裂基底基板10之前，半导体器件可部分或完全形成在器件层上，半导体器件例如包括晶体管、电容器、二极管、BiCMOS。在一些实施例中，器件层是诸如太阳能电池的光伏电池的构件。在这样的实施例中，太阳能电池的其它构件可在分裂之前形成在器件层上。
现参见图3A-3B，其分别示出了在器件层的至少一个上形成可选的包含金属的粘着层20之后的图2A-2B的结构。在附图中，可选的包含金属的粘着层20形成在图3A中的器件层16上以及图3B中的器件层16’上。尽管附图示出可选的包含金属的粘着层20仅形成在器件层16、16’上，但是在另一实施例中，可选的包含金属的粘着层20也可仅形成在器件层18、18’上。在又一实施例中，可选的包含金属的粘着层20可形成在图2A所示的结构中的器件层16和18二者上，或图2B中所示的器件层16’和18’二者上。
在随后要形成的应力施加层对于器件层的材料的粘附性差的实施例中，可采用可选的包含金属的粘着层20。典型地，在采用包括金属的应力施加层时，采用可选的包含金属的粘着层20。
本公开中采用的可选的包含金属的粘着层20包括任何金属粘着材料，例如，但不限于，Ti/W、Ti、Cr、Ni或其任意组合。可选的包含金属的粘着层20可包括单层，或者其可包括多层结构，多层结构包括至少两层不同的金属粘着材料。
可选的包含金属的粘着层20可在室温（15°C-40°C）或高于室温的温度形成。在一个实施例中，可选的包含金属的粘着层20在20°C至180°C的温度形成。在另一实施例中，可选的包含金属的粘着层20在20°C至60°C的温度形成。
可选的包含金属的粘着层20可利用本领域的技术人员熟知的沉积技术形成。例如，可选的包含金属的粘着层20可通过溅射、化学气相沉积、等离子体增强化学气相沉积、化学溶液沉积、物理气相沉积和电镀而形成。当采用溅射沉积时，溅射沉积工艺可进一步包括在沉积之前的原位溅射清洗工艺。在可选的包含金属的粘着层出现于器件层两者（即层16和18或层16’和18’）上的实施例中，可选的包含金属的粘着层可首先形成在器件层之一上，然后形成在另一器件层上，或者可选的包含金属的粘着层可同时形成在器件层两者上。
当采用可选的包含金属的粘着层20时，可选的包含金属的粘着层20典型地具有5nm至200nm的厚度，更典型地具有100nm至150nm的厚度。本公开中也可采用具有在前述厚度范围之下和/或之上的可选的包含金属的粘着层20的其它厚度。
现参见图4A-4B，其分别示出了在可选的包含金属的粘着层20的上表面上形成应力施加层22之后的图3A-3B的结构。在不存在可选的包含金属的粘着层20的一些实施例中，应力施加层22可直接形成在基底基板10的上表面12上和/或下表面14上；附图中未示出这些特定的实施例，但是可从本公开示出的附图容易地推出。
本公开中采用的应力施加层22包括在分裂温度下存在于基底基板10上时处于拉伸应力下的任何材料。可用作应力施加层22的这样的材料的示例包括但不限于金属、诸如诱导分裂带层（spall inducing tape）的聚合物、或其任意组合。应力施加层22可包括单一应力施加层，或者可采用包括至少两层不同应力施加材料的多层的应力施加结构。
在一个实施例中，应力施加层22为金属，并且该金属形成在可选的包含金属的粘着层20的上表面上。在另一实施例中，应力施加层20是诱导分裂带，并且该诱导分裂带直接施加到基底基板10的至少一个表面（即上表面和/或下表面）。在另一实施例中，例如，应力施加层22可包括两部分的应力施加层，两部分的应力施加层包括下部分和上部分。两部分的应力施加层的上部分可包括诱导分裂带层。
当金属用作应力施加层22时，该金属例如可包括Ni、Cr、Fe或W。也可采用这些金属的合金。在一个实施例中，应力施加层22包括由Ni构成的至少一层。
当聚合物用作应力施加层22时，该聚合物是由重复结构单元构成的大的高分子。这些子单元典型地由共价化学键连接。可用作应力施加层22的聚合物的示例包括但不限于聚酰亚胺、聚酯、聚烯烃、聚丙烯酸酯、聚氨酯、聚乙酸乙烯酯和聚氯乙烯。
当诱导分裂带层用作应力施加层22时，该诱导分裂带层包括任何的压敏带，该压敏带在用于形成带的温度下是可弯曲的、柔软且无应力的，然而在分裂期间采用的温度下是坚固的、易延展的和拉伸的。“压敏带”是指施加压力时将粘住的粘着带，而不需要溶剂、热量或水来活化。在分裂温度下，带中的拉伸应力主要是由于基底基板10（具有较低的热膨胀系数）与带（具有较高的热膨胀系数）之间的热膨胀失配所引起。
典型地，用作本公开中的应力施加层22的压敏带至少包括粘着层和基底层。例如，用于压敏带的粘着层和基底层的材料包括聚合物材料，诸如，丙烯酸树脂、聚酯、石蜡和乙烯树脂，具有或不具有适当的增塑剂。增塑剂是添加剂，其可增加它们被添加至的聚合物材料的塑性。
在一个实施例中，本公开中采用的应力施加层22在室温（15°C-40°C）的温度形成。在另一实施例中，当采用带层时，带层可在15°C至60°C的温度形成。
当应力施加层22是金属或聚合物时，应力施加层22可利用本领域的技术人员熟知的沉积技术而形成，例如，浸涂、旋涂、刷涂、溅射、化学气相沉积、等离子体增强化学气相沉积、化学溶液沉积、物理气相沉积和电镀。
当应力施加层22为诱导分裂带层时，该带层可通过手或机械装置施加到结构。诱导分裂带可利用本领域的技术人员熟知的技术形成，或者它们可从任何熟知的粘着带制造商商业购买。可用作本公开中应力施加层22的诱导分裂带的一些示例例如包括Nitto Denko 3193MS热释放带、Kapton KPT-1和Diversified Biotech的CLEAR-170（丙烯酸粘合剂、乙烯树脂基底）。
在一个实施例中，两部分应力施加层可形成在基底基板的表面上，其中两部分应力施加层的下部分在室温或略高于室温的第一温度（例如，15°C至60°C）形成，其中两部分应力施加层的上部分包括在室温的辅助温度形成的诱导分裂带层。
如果应力施加层22为金属性质，则它典型地具有3μm至50μm的厚度，更典型为4μm至8μm的厚度。本公开中也可采用上述厚度范围之下和/或之上的金属应力施加层的其它厚度。应力施加层22的厚度可选择为在基底基板10内提供所希望的断裂深度。例如，如果应力施加层22选择为Ni，则断裂发生在应力施加层下方大约Ni厚度的2至3倍的深度。于是，应力施加层22的应力值选择为满足分裂模式断裂的临界条件。这可通过转化t*={（2.5x106（KIC 3/2）]/σ2给出的经验公式来估算，其中t*是临界应力施加层厚度（微米），KIC是基底基板10的断裂韧性（单位为MPa·m1/2），且σ是应力施加层的应力值（Mpa或兆帕）。
如果应力施加层22是聚合物性质，则它典型地具有10μm至200μm的厚度，更典型为50μm至100μm的厚度。本公开中也可采用上述厚度范围之下和/或之上的聚合物应力施加层的其它厚度。
参见图5A-5B，其分别示出在应力施加层22的顶上形成可选的处理基板24之后的图4A-4B的结构。本公开中采用的可选的处理基板24包括最小曲率半径小于30cm的任何可弯曲材料。可用作可选的处理基板24的可弯曲材料的示例包括金属箔或聚酰亚胺箔。
可选的处理基板24可用于在处理基底基板10的分裂部分时提供较好的断裂控制和更多的多功能性（versatility）。而且，可选的处理基板24可用于引导本公开的分裂工艺期间的裂纹传播。本公开的可选的处理基板24典型地而并非必须地在室温（15°C-40°C）形成。
可选的处理基板24可利用本领域的技术人员熟知的沉积技术形成，该沉积技术例如包括浸涂、旋涂、刷涂、溅射、化学气相沉积、等离子体增强化学气相沉积、化学溶液沉积，物理气相沉积和电镀。在一些实施例中，可选的处理基板24可为UV-可释放或者热可释放带、聚酰亚胺基带或其它粘着带。
可选的处理基板24典型地具有10μm至几mm的厚度，更典型地为50μm至120μm的厚度。本公开中也可采用上述厚度范围之下和/或之上的可选的处理基板24的其它厚度。
参见图6A-6B，其分别示出执行受控分裂工艺之后的图5A-5B的结构。“受控分裂工艺”是指基底基板10的区域内发生的裂纹形成、传播和裂开。附图中，分裂工艺提供第一器件晶片和第二器件晶片，第一器件晶片包括基底基板10的第一部分10’和器件层16，第二器件晶片包括基底基板10的第二部分10”和器件层18。
受控分裂工艺包括在室温或在低于室温的温度开始的裂纹形成和传播。在一个实施例中，在室温（即，20°C至40°C）执行分裂。在另一实施例中，在低于20°C的温度执行分裂。在另外的实施例中，分裂发生在77K或更低的温度。在又一实施例中，分裂发生在低于206K的温度。在又一实施例中，分裂发生在175K至130K的温度。
当采用低于室温的温度时，通过利用任何冷却装置将结构冷却降至低于室温的温度可实现低于室温的分裂工艺。例如，可通过将结构置于液氮浴、液氦浴、冰浴、干冰浴、超临界流体浴或任何低温环境液体或气体中而实现冷却。
当分裂在低于室温的温度执行时，通过允许分裂的结构缓慢冷却上升至室温，通过允许分裂的结构持续在室温，而使分裂的结构返回到室温。可替换地，分裂的结构可利用任何加热装置加热到室温。
在本公开的一些实施例中且如图7A-7B所示，可选的处理基板24、应力施加层22和可选的包含金属的粘着层20可从第一器件晶片（即，基底基板10的第一部分10’和器件层16）去除。当可选的处理基板24、应力施加层22和可选的包含金属的粘着层20从第一器件晶片去除时，可利用本领域的技术人员熟知的传统技术实现那些层的去除。例如，并且在一个实施例中，王水（HNO3/HCl）可用于从第一器件晶片去除可选的处理基板24、应力施加层22和可选的包含金属的粘着层20。在另一示例中，UV或热处理用以去除可选的处理基板24，随后通过化学蚀刻以去除应力施加层22，随后通过不同的化学蚀刻以去除可选的包含金属的粘着层20。
如所描述和所示出的，本公开的方法从单个基底基板提供两个器件晶片。因此，与不采用分裂的传统技术相比，本公开的方法增加了可形成的器件晶片的数量。
图8示出实施例中可形成的示范性结构，其中可选的包含金属的粘着层20、20’、应力施加层22、22’和可选的处理基板24、24’出现在包括基底基板10以及上器件层和下器件层（即，分别为层16和18）的结构的两侧上。图8所示的结构采用以上提及的基本工艺步骤制作。在此实施例中，原始基底基板10的一部分11在裂开步骤之后保留。此实施例也形成第一器件晶片和第二器件晶片，第一器件晶片包括基底基板10的第一部分10’和器件层16，第二器件晶片包括基底基板10的第二部分10”和器件层18。
在图8所示的实施例中，可选的包含金属的粘着层20、20’、应力施加层22、22’和可选的处理基板24、24’可由相同的材料或不同的材料构成。而且，可选的包含金属的粘着层20、20’、应力施加层22、22’和可选的处理基板24、24’可利用相同的技术或不同的技术形成。
本公开的此实施例也从单个基底基板提供两个器件晶片，并且保留基底基板的可按照所需重复利用的部分11。因此，本公开的方法与不采用分裂的传统技术相比增加了可形成的器件晶片的数量。
本公开可用于制造各种类型的薄膜器件，包括但不限于半导体器件和光电器件。
在本公开的一些实施例中，应力施加层22、22’仅位于基底基板10的一部分的顶上。在这样的实施例中，应力施加层22、22’可首先如上所述形成，然后被图案化。在一些实施例中，图案化可通过光刻和蚀刻来执行。在此具体方面中，以上描述的分裂方法可用于仅使得图案化的应力施加层位于其上的器件层和基底基板的一部分分裂。本公开的此选择性实施例可用于从晶片分裂出小芯片（chiplet）（即CMOS器件）或单独的太阳能电池。
尽管本公开已关于其各种实施例被示出和描述，但是本领域的技术人员应理解，在不脱离本公开精神和范围的情况下可做出形式和细节上的前述及其它变化。因此，本公开旨在不限于所描述和所示出的精确形式和细节，而是落入所附权利要求的范围内。
Claims (25)
1.一种采用单个基底基板形成两个器件晶片的方法，所述方法包括：
提供包括基底基板的结构，所述基底基板具有器件层，所述器件层位于所述基底基板的最上表面上和最下表面上，或所述器件层位于所述基底基板的最上表面内和最下表面内；以及
在所述器件层之间的区域中分裂所述基底基板，其中所述分裂提供第一器件晶片和第二器件晶片，所述第一器件晶片包括所述基底基板的一部分和所述器件层之一，所述第二器件晶片包括所述基底基板的另一部分和另外的所述器件层。
2.如权利要求1所述的方法，其中所述器件层采用物理或生长沉积工艺形成在所述基底基板的所述最上表面上和所述最下表面上。
3.如权利要求2所述的方法，其中所述器件层相继形成。
4.如权利要求3所述的方法，其中所述器件层包括相同的半导体材料。
5.如权利要求3所述的方法，其中所述器件层包括不同的半导体材料。
6.如权利要求2所述的方法，其中所述器件层同时形成，并且包括相同的半导体材料。
7.如权利要求1所述的方法，其中所述器件层包括单晶半导体材料。
8.如权利要求1所述的方法，其中所述器件层包括非晶半导体材料。
9.如权利要求1所述的方法，其中所述器件层包括多晶半导体材料。
10.如权利要求1所述的方法，其中所述器件层通过离子注入、气相掺杂或通过从牺牲掺杂层外部扩散而形成在所述基底基板的所述最上表面内和所述最下表面内。
11.如权利要求1所述的方法，其中所述分裂包括在至少一个所述器件层上形成至少拉伸应力施加层，并且在室温或低于室温的温度使所述基底基板裂开。
12.如权利要求11所述的方法，还包括在所述至少一个器件层和所述拉伸应力施加层之间形成包含金属的粘着层。
13.如权利要求12所述的方法，其中所述拉伸应力施加层是选自Ni、Cr、Fe、W及其合金的金属，且其中所述包含金属的粘着层选自Ti/W、Ti、Cr、Ni或其任意组合。
14.如权利要求11所述的方法，其中所述拉伸应力施加层选自金属、聚合物或其任意组合。
15.如权利要求14所述的方法，其中所述拉伸应力施加层是金属，并且所述金属选自Ni、Cr、Fe、W及其合金。
16.如权利要求14所述的方法，其中所述拉伸应力施加层是聚合物，并且所述聚合物选自聚酰亚胺、聚酯、聚烯烃、聚丙烯酸酯、聚氨酯、聚乙酸乙烯酯和聚氯乙烯。
17.如权利要求16所述的方法，其中所述聚合物是诱导分裂带。
18.如权利要求11所述的方法，还包括在所述拉伸应力施加层上形成处理基板。
19.如权利要求11所述的方法，其中所述低于室温的温度为77K或更低。
20.如权利要求1所述的方法，其中所述分裂包括在所述器件层之一上形成至少第一拉伸应力施加层以及在所述另外的器件层上形成至少第二拉伸应力施加层。
21.如权利要求20所述的方法，还包括在所述第一拉伸应力施加层和所述器件层之一之间形成第一包含金属的粘着层，以及在所述第二拉伸应力施加层和所述另外的器件层之间形成第二包含金属的粘着层。
22.如权利要求20所述的方法，还包括在所述第一拉伸应力施加层上形成第一处理基板，以及在所述第二拉伸应力施加层上形成第二处理基板。
23.如权利要求20所述的方法，其中所述分裂还提供所述基底基板的剩余的裸露部分。
24.如权利要求1所述的方法，其中在所述分裂之前，半导体器件部分或完全形成于每个器件层上。
25.如权利要求1所述的方法，其中所述基底基板的材料的断裂韧性小于所述拉伸应力施加层的断裂韧性。
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