CN102832177B - 用于从基部基底受控地移除半导体器件层的方法 - Google Patents

用于从基部基底受控地移除半导体器件层的方法 Download PDF

Info

Publication number
CN102832177B
CN102832177B CN201210199986.0A CN201210199986A CN102832177B CN 102832177 B CN102832177 B CN 102832177B CN 201210199986 A CN201210199986 A CN 201210199986A CN 102832177 B CN102832177 B CN 102832177B
Authority
CN
China
Prior art keywords
layer
crack propagation
semiconductor device
base substrate
limiting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210199986.0A
Other languages
English (en)
Other versions
CN102832177A (zh
Inventor
S·W·比德尔
郑政玮
D·K·萨达纳
徐崑庭
N·E·索萨科尔特斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN102832177A publication Critical patent/CN102832177A/zh
Application granted granted Critical
Publication of CN102832177B publication Critical patent/CN102832177B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H01L21/7813—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate leaving a reusable substrate, e.g. epitaxial lift off
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1892—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof methods involving the use of temporary, removable substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1892—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof methods involving the use of temporary, removable substrates
    • H01L31/1896—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof methods involving the use of temporary, removable substrates for thin-film semiconductors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Recrystallisation Techniques (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

提供了一种从基部基底受控地移除半导体器件层的方法，包括在基部基底的上表面上提供裂纹传播层。在裂纹传播层上形成包括至少一个半导体器件的半导体器件层。接着，蚀刻裂纹传播层的端部部分以在裂纹传播层中起始形成裂纹。随后分裂经蚀刻的裂纹传播层以提供经分裂的裂纹传播层部分至半导体器件层的表面，并且提供另一经分裂的裂纹传播层部分至基部基底的上表面。从半导体器件层的表面移除经分裂的裂纹传播层部分，并且从基部基底的上表面移除另一经分裂的裂纹传播层部分。

Description

用于从基部基底受控地移除半导体器件层的方法
技术领域
本公开涉及半导体器件制造，并且更具体地涉及用于从基部基底受控地移除半导体器件层的方法，其中，在从基部基底移除半导体器件层之后，基部基底具有平坦表面并且因此可以重复使用。
背景技术
可以以薄膜形式制造的器件与它们的体对应物相比具有三个明显优点。首先，由于使用较少材料，薄膜器件改善了与器件制造相关联的材料成本。其次，低的器件重量具有如下明确优点，其激发了对于大范围薄膜应用的工业级研究尝试。第三，如果尺寸足够小，则器件可以以其薄膜形式展现机械柔韧性。此外，如果从可以重复使用的基底移除器件层，则可以实现额外的制造成本降低。
目前正在进行的尝试有(i)由体材料(也即半导体)产生薄膜基底以及(ii)通过从其上形成有器件层的下层体基底移除器件层而形成薄膜器件层。已经使用已知为剥落的工艺而成功地展示了这种应用所需的受控表面层移除；参见Bedell等人的美国专利申请No.2010/0311250。剥落包括在基部基底上沉积应力源层，在应力源层上布置可选的处理基底，以及在基部基底/应力源界面之下诱导并且传播裂纹。在室温下执行的该工艺移除了在应力源层之下的、基部基底的薄层。薄，意味着层厚度通常小于100微米，更通常地层的厚度小于50微米。
应力源层的厚度、应力源层的本征张应力、以及待脱落(剥落)的基部基底的断裂韧度决定了裂纹传播的深度。然而，难以控制释放层工艺(裂纹起始和传播)的起始。此外，剥落的表面通常不是平整的，并且因此基部基底无法重复使用，这增加了制造成本。
发明内容
在一个实施例中，提供了一种控制从基部基底移除半导体器件层的方法，包括在基部基底的上表面上提供裂纹传播层。包括至少一个半导体器件的半导体器件层形成在裂纹传播层上。接着，蚀刻裂纹传播层的端部部分以在裂纹传播层中起始形成裂纹。继而分裂经蚀刻的裂纹传播层以将经分裂的裂纹传播层部分提供至半导体器件层表面，而另一经分裂的裂纹传播层部分提供至基部基底的上表面。从半导体器件层的表面移除经分裂的裂纹传播层部分，并且从基部基底的上表面移除另一经分裂的裂纹传播层部分。
在另一实施例中，提供了一种控制从基部基底移除半导体器件层的方法，包括在基部基底的上表面上提供牺牲结构。牺牲结构从底部至顶部包括第一限制层、裂纹传播层以及第二限制层。在牺牲结构的第二限制层上形成包括至少一个半导体器件的半导体器件层。继而蚀刻裂纹传播层的端部部分以在牺牲结构的裂纹传播层中起始形成裂纹。此后分裂经蚀刻的裂纹传播层以将经分裂的裂纹传播层部分提供至第二限制层的表面，而将另一经分裂的裂纹传播层部分提供至位于基部基底的上表面上的第一限制层的表面。从位于半导体器件层表面上的第二限制层的表面移除经分裂的裂纹传播层部分，并且从位于基部基底的上表面上的第一限制层的表面移除另一经分裂的裂纹传播层部分。接着，从基部基底的上表面移除第一限制层，并且从半导体器件层的表面移除第二限制层。
附图说明
图1是(通过截面图)示出了可以用于本公开一个实施例中的初始基部基底的绘制图。
图2是(通过截面图)示出了图1的基部基底当在基部基底的上表面上形成裂纹传播层之后的绘制图。
图3是(通过截面图)示出了图2的结构当在裂纹传播层的上表面上形成半导体器件层之后的绘制图。
图4是(通过截面图)示出了图3的结构当在半导体器件层的上表面上形成应力源层之后的绘制图。
图5是(通过截面图)示出了图4的结构当在应力源层顶上形成塑性薄层之后的绘制图。
图6是(通过截面图)示出了图5的结构当在蚀刻裂纹传播层以在裂纹传播层中起始形成裂纹之后的绘制图。
图7是(通过截面图)示出了图6的结构当在分裂经蚀刻的裂纹传播层以从基部基底分离半导体器件层之后的绘制图。
图8是(通过截面图)示出了图7的结构当移除了保留在基部基底和半导体器件层两者上的裂纹传播层部分之后的绘制图。
图9是(通过截面图)示出了根据本公开另一实施例的图1的基部基底当在基部基底的上表面上形成第一限制层之后的绘制图。
图10是(通过截面图)示出了图9的结构当在第一限制层的上表面上形成裂纹传播层之后的绘制图。
图11是(通过截面图)示出了图10的结构当在裂纹传播层的上表面上形成第二限制层之后的绘制图。
图12是(通过截面图)示出了图11的结构当在第二限制层的上表面上形成半导体器件层之后的绘制图。
图13是(通过截面图)示出了图12的结构当在半导体器件层的上表面上形成应力源层之后的绘制图。
图14是(通过截面图)示出了图13的结构当在应力源层顶上形成塑性薄层之后的绘制图。
图15是(通过截面图)示出了图14的结构当蚀刻裂纹传播层以在裂纹传播层中起始形成裂纹之后的绘制图。
图16是(通过截面图)示出了图15的结构当分裂经蚀刻的裂纹传播层以从基部基底分离半导体器件层之后的绘制图。
图17是(通过截面图)示出了图16的结构当移除了保留在基部基底以及半导体器件层两者上的裂纹传播层的经分裂的部分之后的绘制图。
图18是(通过截面图)示出了图17的结构当从基部基底移除第一限制层之后以及从半导体器件层移除了第二限制层之后的绘制图。
具体实施方式
将参照以下说明和附随本申请的附图来详细描述本公开，其涉及用于从基部基底受控地移除半导体器件层的方法，其中，在从基部基底移除半导体器件层之后，基部基底具有平坦表面并且因此可以重复使用。注意，提供本申请的附图以用于说明性目的，并且就此而言，附图未按照比例绘制。
在以下说明书中，阐述了众多特定细节，诸如特定结构、部件、材料、尺寸、工艺步骤和技术，以便提供本发明的完整理解。但是，本领域技术人员可以理解，可以不采用这些特定细节而采用各种备选的处理选项来实施本公开。在其他情形下，未详细描述已知的结构或者工艺步骤，以避免模糊本公开的各种实施例。
将要理解的是，当诸如层、区域或基底之类的要素被称为位于另一个要素“上”或者“之上”时，其可以直接位于其他要素上，或者也可以存在中间要素。相反地，当要素被称为“直接位于另一个要素上”或者“直接位于另一个要素之上”时，不存在中间要素。还可以理解，当要素被称为在另一个要素“下”或者“之下”时，其可以直接位于其他要素下或者之下，或者可以存在中间要素。相反地，当要素被称为“直接位于另一个要素下”或者“直接位于另一个要素之下”时，不存在中间要素。
首先参照图1至图8，示出了本公开的一个实施例。在图1至图8所示的实施例中，裂纹传播层夹于半导体器件层和基部基底之间。可以蚀刻裂纹传播层以在裂纹传播层中起始形成裂纹。随后可以分裂经蚀刻的裂纹传播层，并且此后可以通过蚀刻移除经蚀刻的传播层的、位于半导体器件层和基部基底上的经分裂的部分。一旦已从基部基底的表面移除了经蚀刻的传播层的经分裂的部分，可以重复使用具有大致平坦、平整的表面的基部基底，这是因为发生在裂纹传播层中的裂纹起始和传播并不在基部基底内。
首先参照图1，示出了具有可以在本公开中运用的上表面11的基部基底10。本公开中运用的基部基底10可以包括半导体材料、玻璃、陶瓷或者其断裂韧度大于后续形成的裂纹传播层的断裂韧度的任何其他材料。
断裂韧度是描述包含裂纹的材料抵抗断裂的能力的属性。断裂韧度标记为KIc。下标Ic标识了在垂直于裂纹的法向张应力下的模式I裂纹开口，并且c表示其是临界值。模式I断裂韧度通常是最重要的值，因为剥落模式断裂通常发生在基底中的、模式II应力(剪切)为零并且模式III应力(撕裂)通常不处于负荷状况的位置处。断裂韧度是当存在裂纹时材料对脆性断裂的抗性的定量表示方式。
当基部基底10包括半导体材料时，半导体材料可以包括但不限于Si、Ge、SiGe、SiGeC、SiC、Ge合金、GaSb、GaP、GaAs、InAs、InP、以及所有其他III-V族或者II-VI族化合物半导体。在一些实施例中，基部基底10是体半导体材料。在其他一些实施例中，基部基底10可以包括分层的半导体材料，诸如例如绝缘体上半导体或者聚合物基底上半导体。可以用作基部基底10的绝缘体上半导体的示意性示例包括绝缘体上硅和绝缘体上锗硅。
当基部基底10包括半导体材料时，半导体材料可以是掺杂的、未掺杂的，或者包含掺杂区域和未掺杂区域。
在一个实施例中，可以用作基部基底10的半导体材料可以是单晶的(也即，在该材料中，整个样品的晶格是连续的并且在样品边缘处未破损，没有晶界)。在另一实施例中，可以用作基部基底10的半导体材料可以是多晶的(也即，该材料由变化大小和晶向的许多晶粒构成；可能因生长和工艺条件，晶向的改变可以是随机的(称作随机纹理)或者定向的)。在本公开的又一实施例中，可以用作基部基底10的半导体材料可以是非晶的(也即，缺乏晶体的长程有序特性的非晶材料)。通常，可以用作基部基底10的半导体材料是单晶材料。
当基部基底10包括玻璃时，玻璃可以是SiO2基玻璃，其可以未掺杂或者可以采用合适的掺杂剂掺杂。可以用作基部基底10的SiO2基玻璃的示例包括未掺杂的硅酸盐玻璃、硼硅酸盐玻璃、磷硅酸盐玻璃、氟硅酸盐玻璃、以及硼磷硅酸盐玻璃。
当基部基底10包括陶瓷时，陶瓷是任何无机的、非金属固体，诸如例如氧化物、非氧化物，氧化物包括但不限于氧化铝、氧化铍、二氧化铈和氧化锆，非氧化物包括但不限于碳化物、硼化物、氮化物或硅化物；或者包括了氧化物和非氧化物的组合的混合物。
在本公开的一些实施例中，可以在进一步处理之前清洗基部基底10的上表面11以从此移除表面氧化物和/或其他污染物。在本公开的一个实施例中，可以通过施加诸如例如丙酮和异丙醇之类的溶剂至基部基底10来清洗基部基底10的上表面11，该溶剂能够从基部基底10的上表面11移除污染物和/或表面氧化物。
参照图2，示出了在基部基底10的上表面11上形成裂纹传播层12之后的图1的结构。裂纹传播层12是本公开中的用于控制裂纹起始和后续传播发生的位置的牺牲材料。裂纹传播层12包括具有小于下层的基部基底10并且小于后续形成的覆盖半导体器件层14的断裂韧度的任何材料。可以用作裂纹传播层12的材料的示例包括但不限于半导体材料，诸如例如Si、Ge、SiGe、AlAs和GaAs。在一个实施例中，裂纹传播层12由锗构成。在另一实施例中，裂纹传播层12由诸如例如AlAs的III-V族化合物半导体构成。
可以使用本领域技术人员已知的技术来形成裂纹传播层12。在一个实施例中，可以通过其中运用了半导体前驱物的物理或者生长沉积工艺形成裂纹传播层12。在另一实施例中，可以通过外延生长工艺形成裂纹传播层12。当使用了外延生长工艺并且当基部基底10的上表面由半导体材料构成时，裂纹传播层12与基部基底10的下层表面外延地对准。在又一实施例中，可以使用层转移工艺形成裂纹传播层12。
在本申请中运用的裂纹传播层12具有从0.01μm至10μm的厚度，更通常的具有从1μm至3μm的厚度。裂纹传播层12也可以使用在上述厚度范围之上和/或之下的其他厚度。
参照图3，示出了在裂纹传播层12的上表面上形成半导体器件层14之后的图2的结构。在本公开中运用的半导体器件层14包括半导体材料，包括但不限于Si、Ge、SiGe、SiGeC、SiC、Ge合金、GaSb、GaP、GaAs、InAs、InP、以及所有其他III-V族或者II-VI族化合物半导体。在一些实施例中，半导体器件层14是体半导体材料。在其他一些实施例中，半导体器件层14可以包括分层的半导体材料，诸如例如绝缘体上半导体或者聚合物基底上半导体。可以用作半导体器件层14的绝缘体上半导体基底的所示示例包括绝缘体上硅和绝缘体上锗硅。
在一些实施例中，半导体器件层14包括与基部基底10相同的半导体材料。在另一实施例中，半导体器件层14和基部基底10包括不同的半导体材料。在又一实施例中，半导体器件层14包括半导体材料，而基部基底10包括诸如例如玻璃或者陶瓷之类的非半导体材料。
半导体器件层14的半导体材料可以是掺杂的或未掺杂的，或者包含掺杂区域和未掺杂区域。
在一个实施例中，可以用作半导体器件层14的半导体材料可以是单晶的。在另一实施例中，可以用作半导体器件层14的半导体材料可以是多晶的。在本公开的又一实施例中，可以用作半导体器件层14的半导体材料可以是非晶的。通常，可以用作半导体器件层14的半导体材料是单晶材料。
可以使用本领域技术人员已知的技术在裂纹传播层12的上表面上形成半导体器件层14。在一个实施例中，可以通过其中运用了半导体前驱物的物理或者生长沉积工艺在裂纹传播层12顶上形成半导体器件层14。在另一实施例中，可以通过外延生长工艺形成半导体器件层14。当运用外延生长工艺时，半导体器件层14与裂纹传播层12的下层表面外延地对准。在又一实施例中，可以使用层转移工艺在裂纹传播层12顶上形成半导体器件层14。
可以处理半导体器件层14以包括至少一个半导体器件，其包括但不限于晶体管、电容器、二极管、BiCMOS、电阻器、光伏电池的部件、太阳能电池的部件等等。在一个实施例中，可以在半导体器件层14形成之后在半导体器件层14上形成至少一个半导体器件。在另一实施例中，可以在裂纹传播层12上形成半导体器件层14之前形成至少一个半导体器件。
在本公开中运用的半导体器件层14的厚度可以基于在其上存在的器件类型而变化。在一个实施例中，半导体器件层14具有从3nm至1000nm的厚度。在另一实施例中，半导体器件层14具有从5nm至100nm的厚度。半导体器件层14也可以使用在上述范围之上和/或之下的其他厚度。
参照图4，示出了在半导体器件层14的上表面上形成应力源层16之后的图3的结构。在本公开中运用的应力源层16包括当施加在半导体器件层14顶上时处于张应力下的任何材料。当施加在半导体器件层14顶上时处于张应力下的这些材料的示意性示例包括但不限于金属、聚合物或者其任何组合。应力源层16可以包括单应力源层，或者可以运用包括至少两层不同应力源材料的多层应力源结构。
在一个实施例中，应力源层16是金属，并且金属形成在半导体器件层14的上表面上。当金属用作应力源层16时，金属可以包括例如Ni、Cr、Fe或W。也可以运用这些金属的合金。在一个实施例中，应力源层16包括含Ni的至少一层。
在其中运用金属应力源层的实施例中，可以在金属应力源层16与半导体器件层14之间形成含金属的粘附层。可以运用的含金属的粘附层的示例包括但不限于Ti/W、Ti、Cr、Ni或其任何组合。含金属的粘附层可以包括单层，或者可以包括含至少两层不同金属粘附材料的多层结构。可以使用本领域技术人员已知的沉积技术形成含金属的粘附层。例如，可以通过溅射、化学气相沉积、等离子体增强化学气相沉积、化学溶液沉积、物理气相沉积以及电镀形成含金属的粘附层。当运用溅射沉积时，溅射沉积工艺可以进一步包括在沉积之前的原位溅射清洁工艺。当运用时，含金属的粘附层通常具有从5nm至200nm的厚度，更通常的具有从100nm至150nm的厚度。本公开中也可以运用在上述厚度范围之上和/或之下的含金属的粘附层的其他厚度。
当运用聚合物作为应力源层16时，聚合物是包含重复的结构单元的大的高分子。这些子单元通常由共价化合键连接。可以用作应力源层16的聚合物的示意性示例包括但不限于聚酰亚胺、聚酯、聚烯烃、聚丙烯酸酯、聚亚安酯、聚醋酸乙烯酯以及聚氯乙烯。
在一些实施例中，聚合物可以包括剥落诱导带层。当剥落诱导带层用作应力源层16时，剥落诱导带层包括在用于形成带的温度下柔韧、柔软并且无应力而在分裂期间使用的温度下强硬、易延展和可拉伸的任何压力敏感带。“压力敏感带”是指将持续施加压力而无需溶剂、加热或者水来激活的粘附带。通常，在本公开中用作应力源层16的压力敏感带至少包括粘附层和基部层。用于压力敏感带的粘附层和基部层的材料包括具有或者不具有合适的增塑剂的聚合物材料，该聚合物材料诸如例如丙烯酸树脂、聚酯、烯烃、和乙烯树脂。增塑剂是可以添加至聚合物材料而增加聚合物材料的可塑性的添加剂。可以利用本领域技术人员已知的技术来形成剥落诱导带，或者可以从任何已知的粘附带制造者处商业购得。可以在本公开中用作应力源层16的剥落诱导带的一些示例包括例如Nitto Denko3193MS热释放带、Kapton KPT-1、以及Diversified Biotech的CLEAR-170(丙烯酸粘附剂，乙烯树脂基部)。
当应力源层16是金属或者聚合物时，可以利用本领域技术人员已知的沉积技术形成应力源层16，例如浸渍涂布、旋涂、刷涂、溅射、化学气相沉积、等离子体增强化学气相沉积、化学溶液沉积、物理气相沉积和电镀。当应力源层16是脱落诱导带时，可以通过手工或者机械装置将脱落诱导带施加至结构。
如果应力源层16是金属类型，其通常具有从3μm至50μm的厚度，更通常具有从4μm至7μm的厚度。在本公开中也可以运用在上述厚度范围之下和/或之上的金属应力源层的其他厚度。
如果应力源层16是聚合物类型，其通常具有从10μm至200μm的厚度，更通常具有从50μm至100μm的厚度。在本公开中也可以运用在上述厚度范围之下和/或之上的聚合物应力源层的其他厚度。
参照图5，示出了在应力源层16顶上形成塑性薄层18之后的图4的结构。可以在本公开中运用的塑性薄层18包括由高分子物质的至少一种聚合物构成的合成或者半合成有机膜。在一个实施例中，塑性薄层18由热塑性聚合物构成。热塑性聚合物是当加热时成分不经历化学变化的塑料。可以用作塑性薄层18的热塑性聚合物的示例包括但不限于聚乙烯、聚丙烯、聚苯乙烯和聚氯乙烯。
在另一实施例中，塑性薄层18可以由热固性聚合物构成。热固性聚合物是可以熔化并且一次成形的聚合物；在其已经固化之后，其保持固态。即，热固性聚合物是不可逆地固化的材料。可以用作塑性薄层18的热固性聚合物的示例包括但不限于聚酰亚胺、丙烯酸聚合物和环氧树脂。
可以通过手工或者机械装置将塑性薄层18施加至应力源层16的上表面。可以运用的塑性薄层18通常具有从1mil至100mil的厚度，更通常具有从10mil至50mil的厚度。
参照图6，示出了在蚀刻裂纹传播层12以在裂纹传播层12中起始形成裂纹之后的图5的结构。在图6中，附图标记12’用于标识经蚀刻的裂纹传播层，而附图标记15用于标识形成进入初始裂纹传播层12的裂纹。通过将图5中所示裂纹传播层12的暴露端部部分与蚀刻剂接触来执行裂纹传播层12的蚀刻，该蚀刻剂相对于图5所示结构的其他要素选择性地移除裂纹传播层12的端部部分。在一个实施例中，并且当锗用作裂纹传播层12时，含H2O2的蚀刻剂可以用于蚀刻裂纹传播层12的端部部分。
在一个实施例中，可以通过将图5中所示结构的至少部分或者全部浸入蚀刻剂浴槽中来实现裂纹传播层12的端部部分的蚀刻。在另一实施例中，可以通过使用诸如例如刷涂之类的工艺将蚀刻剂直接施加至裂纹传播层12的端部部分来执行裂纹传播层12的端部部分的蚀刻。
在一个实施例中，可以在室温下(也即从15℃-40℃的温度)执行裂纹传播层12的端部部分的蚀刻。在另一实施例中，可以在从室温直至150℃的温度下执行裂纹传播层12的端部部分的蚀刻。
参照图7，示出了在分裂经蚀刻的裂纹传播层12’以从基部基底10分离半导体器件层14之后的图6的结构。在图7中，附图标记20标识保留在半导体器件层14的表面上的经分裂的裂纹传播层部分，而附图标记22标识保留在基部基底10的上表面上的另一经分裂的裂纹传播层部分。
通过利用在之上形成的裂纹15并且随后通过脱落传播裂纹15而实现经蚀刻的裂纹传播层12’的分裂。
通常在室温下或者低于室温的温度下执行分裂步骤。在一个实施例中，在从20℃至40℃的温度下执行分裂。在另一实施例中，可以在77K或更低温度下执行分裂。当使用低于室温的温度时，可以通过利用任何冷却装置将结构冷却在室温之下来实现低于室温的分裂工艺。例如，可以通过将结构放置在液氮浴槽、液氦浴槽、冰浴槽、干冰浴槽、超临界流体浴槽、或任何低温环境液体或气体中来实现冷却。当在低于室温的温度下执行分裂时，通过允许经分裂结构缓慢冷却直至室温并且保持在室温从而使得经分裂的结构返回至室温。备选地，可以利用任何加热装置将经分裂结构加热直至室温。
保留在基部基底10以及半导体器件层14上的经分裂的裂纹传播层部分的厚度可以取决于初始裂纹的位置而变化。
参照图8，示出了移除保留在基部基底10和半导体器件层14两者上的裂纹传播层部分之后的图7的结构。具体而言，图8示出了在从半导体器件层14的表面移除经分裂的裂纹传播层部分20以及从基部基底10的上表面移除另一经分裂的裂纹传播层部分22之后形成的结构。可以利用从半导体器件层14以及基部基底10的相应表面选择性移除经分裂的裂纹传播层部分(20，22)的蚀刻工艺来执行从半导体器件层14和基部基底10上移除经分裂的裂纹传播层部分。在一个实施例中，蚀刻工艺可以包括与在初始裂纹传播层12中形成裂纹所用的相同的蚀刻剂。例如，并且当锗用作裂纹传播层12时，可以使用含H2O2的蚀刻剂以从半导体器件层14和基部基底10的相应表面移除经分裂的裂纹传播层部分(20，22)。
在从半导体器件层14和基部基底10的相应表面移除经分裂的裂纹传播层部分(20，22)之后，可以利用本领域已知的技术进一步处理包括半导体器件层14的结构。例如，包括半导体器件层14的结构可以转移至处理基底(例如，半导体基底、玻璃和/或金属薄层)并且随后可以从其移除塑性薄层18和应力源层16。备选地，可以在将半导体器件层14转移至处理基底之前移除塑性薄层18和应力源层16。
在从基部基底10的上表面移除了经分裂的裂纹传播层部分22之后，可以根据需要重复使用图8中所示的基部基底10。注意，因为裂纹起始和传播在裂纹传播层12中发生而非在基部基底中发生，图8中所示的基部基底10具有平坦、平整的表面。这与Bedell等人的美国专利申请No.2010/0311250中公开的传统脱落是不同的。
图8中所示的基部基底10的平坦、平面表面具有与图1中所示基部基底10的顶表面大致相同的表面粗糙度。通常，图1中所示基部基底10的顶表面11具有从0.1nm至2nm的表面粗糙度，而图8中所示基部基底10的顶表面具有与图1中所示基部基底10的顶表面11相同的表面粗糙度或者在小于该表面粗糙度的10％范围内。
现在参照图9至图18，其示出了本公开的另一实施例。图9至图18中所示的实施例与图1至图8中的实施例类似，不同之处在于裂纹传播层夹于顶部和底部限制层之间。限制层的存在提供了更精确控制在裂纹传播层中的何处形成以及传播裂纹的机制。本公开的该方法也提供了其中在从基部基底移除半导体器件层之后可以重复使用基部基底的机制。即，在从基部基底移除了半导体器件层之后，基部基底具有平坦表面，该平坦表面具有如上所述的表面粗糙度。
现在参照图9，示出了根据本公开的另一实施例的在基部基底10的上表面11上形成第一限制层24之后的图1的基部基底10。基部基底10包括上述材料之一。第一限制层24包括具有大于后续形成的裂纹传播层12的断裂韧度的材料。在一个实施例中，第一限制层24具有大于裂纹传播层12但是小于基部基底10的断裂韧度。在另一实施例中，第一限制层24具有大于裂纹传播层12但是大于基部基底10的断裂韧度。在又一实施例中，第一限制层24具有大于裂纹传播层12但是等于基部基底10的断裂韧度。
在一个实施例中，第一限制层24可以包括半导体材料，诸如例如III-V族化合物半导体，例如AlAs。AlAs和相关的III-V族化合物半导体有助于防止物质在基部基底10与后续形成的半导体器件层14之间的互相扩散。
可以利用本领域技术人员已知的技术形成第一限制层24。在一个实施例中，可以通过其中运用了半导体前驱物的物理或者生长沉积工艺来形成第一限制层24。在另一实施例中，可以通过外延生长工艺形成第一限制层24。当运用了外延生长工艺并且当基部基底10的上表面包括半导体材料时，第一限制层24外延地对准于基部基底10的下层表面。在又一实施例中，可以利用层转移工艺形成第一限制层24。
本公开中运用的第一限制层24具有从0.01μm至0.5μm的厚度，更通常具有从0.02μm至0.1μm的厚度。第一限制层24也可以运用在上述厚度范围之上和/或之下的其他厚度。
参照图10，示出了在第一限制层24的上表面上形成裂纹传播层12之后的图9的结构。本公开实施例中运用的裂纹传播层12具有的断裂韧度小于基部基底10、第一限制层24、后续形成的第二限制层26以及同样后续形成的半导体器件层14。
在一个实施例中，第一限制层24包括半导体材料。在该实施例中并且当第一限制层24包括AlAs时，裂纹传播层12可以包括锗。
参照图11，示出了在裂纹传播层12的上表面上形成了第二限制层26之后的图10的结构。本公开中运用的第二限制层26可以包括上述用于第一限制层24的材料之一。与第一限制层24相似，第二限制层26包括具有大于裂纹传播层12的断裂韧度的材料。在一个实施例中，第一限制层和第二限制层包括诸如例如AlAs之类的相同材料。在另一实施例中，第一限制层和第二限制层(24，26)包含不同材料。
在本公开的该实施例中，层24、层12和层26的组合形成了用于将裂纹起始和传播限制在裂纹传播层12内的牺牲结构。
参照图12，示出了在第二限制层24的上表面上形成半导体器件层14之后的图11的结构。本公开的该实施例中运用的半导体器件层14与图3中所示的本公开的先前实施例中所述的半导体器件层相同。
参照图13，示出了在半导体器件层14的上表面上形成应力源层16之后的图12的结构。本公开的该实施例中运用的应力源层16与图4中所示的本公开的先前实施例中所述的应力源层相同。
参照图14，示出了在应力源层16顶上形成塑性薄层18之后的图13的结构。本公开的该实施例中运用的塑性薄层18与图5中所示的本公开的先前实施例中所述的塑性薄层相同。
参照图15，示出了在蚀刻裂纹传播层12以在裂纹传播层中起始形成裂纹之后的图14的结构。在本公开的该实施例中运用的用于起始形成裂纹的蚀刻与图6中所示的本公开的先前实施例中所述的蚀刻相同。
参照图16，示出了在分裂经蚀刻的裂纹传播层12’以从基部基底10分离半导体器件层14之后的图15的结构。在本公开的该实施例中运用的用于从半导体器件层14分裂基部基底10的分裂与图7所示的本公开先前实施例中所述的分裂相同。
参照图17，示出了在移除了保留在基部基底10和半导体器件层14两者上的裂纹传播层的分裂部分之后的图16的结构。即，图17示出了在从第二限制层26和第一限制层24的相应表面移除了经分裂的裂纹传播层部分(20，22)之后的图16的结构。可以利用诸如上述用于本公开的图8中所述实施例的蚀刻工艺来执行经分裂的裂纹传播层部分(20，22)的移除。
参照图18，示出了在从基部基底10移除了第一限制层24之后以及在从半导体器件层14移除了第二限制层26之后的图17的结构。可以利用从半导体器件层14和基部基底10的相应表面选择性移除限制层的蚀刻工艺来执行从半导体器件层14和基部基底10移除第一限制层和第二限制层(24，26)。在一个实施例中，蚀刻工艺可以包括HF作为蚀刻剂。
在从半导体器件层14和基部基底10的相应表面移除了限制层之后，可以利用本领域已知的技术进一步处理包括半导体器件层14的结构。例如，包括半导体器件层14的结构可以转移至处理基底(例如半导体基底、玻璃和/或金属薄层)并且随后可以从其移除塑性薄层18和应力源层16。备选地，可以在将半导体器件层14转移至处理基底之前移除塑性薄层18和应力源层16。
在从基部基底10的上表面移除了第一限制层24之后，可以根据需要重复使用图18中所示的基部基底10。注意，因为裂纹起始和传播发生在裂纹传播层12中而非发生在基部基底中，所以图18中所示的基部基底10具有平坦、平面表面。这与Bedell等人的美国专利申请No.2010/0311250中公开的传统脱落是不同的。
尽管已经参照优选实施例特别显示和描述了本公开，本领域技术人员将理解的是，可以不脱离本公开的精神和范围而在形式和细节上做出前述和其他改变。因此其意在本公开并非限制于所述和所示的具体形式和细节，而是落入所附权利要求的范围内。

Claims (22)

1.一种从基部基底移除半导体器件层的方法，所述方法包括：
在基部基底的上表面上提供裂纹传播层；
在所述裂纹传播层上形成包括至少一个半导体器件的半导体器件层；
在所述半导体器件层的上表面形成含金属的粘附层；
在所述粘附层的上表面形成应力源层；
在所述应力源层顶上形成塑性薄层；
蚀刻所述裂纹传播层的端部部分以在所述裂纹传播层中起始形成裂纹；
分裂经蚀刻的裂纹传播层以提供经分裂的裂纹传播层部分至所述半导体器件层的表面，并且提供另一经分裂的裂纹传播层部分至所述基部基底的上表面；以及
从所述半导体器件层的表面移除经分裂的裂纹传播层部分，以及从所述基部基底的上表面移除所述另一经分裂的裂纹传播层部分；
移除所述应力源层以及所述塑性薄层。
2.根据权利要求1所述的方法，其中，所述提供裂纹传播层包括选择具有小于所述基部基底并且小于所述半导体器件层的断裂韧度的材料。
3.根据权利要求2所述的方法，其中，所述裂纹传播层的所述材料包括半导体材料。
4.根据权利要求3所述的方法，其中，所述半导体材料包括锗或AlAs。
5.根据权利要求2所述的方法，其中，所述基部基底是半导体材料、玻璃或陶瓷。
6.根据权利要求2所述的方法，其中，所述半导体器件层包括在其上形成的至少一个半导体器件，在所述形成半导体器件层之前或者之后形成所述至少一个半导体器件。
7.根据权利要求1所述的方法，其中，所述提供应力源层包括从金属应力源层和聚合物应力源层之中选择一个。
8.根据权利要求1所述的方法，其中，在包括至少一个蚀刻剂的浴槽中执行所述蚀刻。
9.根据权利要求1所述的方法，其中，在从室温至低于室温的温度下执行所述分裂。
10.根据权利要求1所述的方法，其中，所述移除经分裂的裂纹传播层部分和另一经分裂的裂纹传播层部分包括蚀刻工艺。
11.一种从基部基底移除半导体器件层的方法，所述方法包括：
在基部基底的上表面上提供牺牲结构，所述牺牲结构从底部至顶部包括第一限制层、裂纹传播层和第二限制层；
在所述牺牲结构的第二限制层上形成包括至少一个半导体器件的半导体器件层；
在所述半导体器件层的上表面形成含金属的粘附层；
在所述粘附层的上表面形成应力源层；
在所述应力源层顶上形成塑性薄层；
蚀刻所述裂纹传播层的端部部分以在所述牺牲结构的裂纹传播层中起始形成裂纹；
分裂经蚀刻的裂纹传播层以将经分裂的裂纹传播层部分提供至位于所述半导体器件层的表面上的所述第二限制层的表面，并且将另一经分裂的裂纹传播层部分提供至位于所述基部基底的上表面上的所述第一限制层的表面；
从位于所述半导体器件层的表面上的所述第二限制层的表面移除经分裂的裂纹传播层部分，以及从位于所述基部基底的上表面上的所述第一限制层的表面移除另一经分裂的裂纹传播层部分；以及
从所述基部基底的上表面移除所述第一限制层，并且从所述半导体器件层的表面移除所述第二限制层；
移除所述应力源层以及所述塑性薄层。
12.根据权利要求11所述的方法，其中，所述提供所述牺牲结构包括选择具有大于所述裂纹传播层的断裂韧度的第一限制材料和第二限制材料。
13.根据权利要求12所述的方法，其中，所述第一限制层和第二限制层包括AlAs。
14.根据权利要求12所述的方法，其中，所述提供所述牺牲结构包括选择具有小于所述基部基底和半导体器件层的断裂韧度的、用于所述裂纹传播层的材料。
15.根据权利要求14所述的方法，其中，所述用于所述裂纹传播层的材料包括锗。
16.根据权利要求15所述的方法，其中，所述第一限制层和所述第二限制层包括AlAs。
17.根据权利要求11所述的方法，其中，所述半导体器件层包括在其上形成的至少一个半导体器件，在所述形成半导体器件层之前或者之后形成所述至少一个半导体器件。
18.根据权利要求11所述的方法，其中，所述提供应力源层包括从金属应力源层和聚合物应力源层中选择一个。
19.根据权利要求11所述的方法，其中，在包括至少一个蚀刻剂的浴槽中执行所述蚀刻。
20.根据权利要求11所述的方法，其中，在从室温至低于室温的温度下执行所述分裂。
21.根据权利要求11所述的方法，其中，所述移除经分裂的裂纹传播层部分和另一经分裂的裂纹传播层部分包括蚀刻工艺。
22.根据权利要求11所述的方法，其中，所述移除所述第一限制层和所述第二限制层包括蚀刻工艺。
CN201210199986.0A 2011-06-15 2012-06-14 用于从基部基底受控地移除半导体器件层的方法 Expired - Fee Related CN102832177B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/161,260 2011-06-15
US13/161,260 US9040392B2 (en) 2011-06-15 2011-06-15 Method for controlled removal of a semiconductor device layer from a base substrate

Publications (2)

Publication Number Publication Date
CN102832177A CN102832177A (zh) 2012-12-19
CN102832177B true CN102832177B (zh) 2015-02-25

Family

ID=46208941

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210199986.0A Expired - Fee Related CN102832177B (zh) 2011-06-15 2012-06-14 用于从基部基底受控地移除半导体器件层的方法

Country Status (4)

Country Link
US (2) US9040392B2 (zh)
CN (1) CN102832177B (zh)
DE (1) DE102012209891B4 (zh)
GB (1) GB2491930B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8518807B1 (en) * 2012-06-22 2013-08-27 International Business Machines Corporation Radiation hardened SOI structure and method of making same
US9040432B2 (en) * 2013-02-22 2015-05-26 International Business Machines Corporation Method for facilitating crack initiation during controlled substrate spalling
WO2015073089A1 (en) * 2013-08-26 2015-05-21 The Regents Of The University Of Michigan Thin film lift-off via combination of epitaxial lift-off and spalling
DE102013020693A1 (de) * 2013-12-04 2015-06-11 Siltectra Gmbh Verfahren zum Erzeugen großflächiger Festkörperschichten
US9058990B1 (en) * 2013-12-19 2015-06-16 International Business Machines Corporation Controlled spalling of group III nitrides containing an embedded spall releasing plane
US9245747B2 (en) * 2014-05-01 2016-01-26 International Business Machines Corporation Engineered base substrates for releasing III-V epitaxy through spalling
US9799792B2 (en) * 2015-01-14 2017-10-24 International Business Machines Corporation Substrate-free thin-film flexible photovoltaic device and fabrication method
US9865769B2 (en) * 2015-03-23 2018-01-09 International Business Machines Corporation Back contact LED through spalling
US10460948B2 (en) * 2015-09-04 2019-10-29 International Business Machines Corporation Stress assisted wet and dry epitaxial lift off
US9570295B1 (en) 2016-01-29 2017-02-14 International Business Machines Corporation Protective capping layer for spalled gallium nitride
FI129855B (en) * 2019-10-08 2022-09-30 Jani Oksanen METHOD AND STRUCTURE FOR MANUFACTURING THIN FILMS
US11695089B2 (en) 2019-12-31 2023-07-04 Industrial Technology Research Institute Solar cell modules

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4445965A (en) * 1980-12-01 1984-05-01 Carnegie-Mellon University Method for making thin film cadmium telluride and related semiconductors for solar cells
CN1190248A (zh) * 1996-12-18 1998-08-12 佳能株式会社 半导体产品的制造工艺
US5811348A (en) * 1995-02-02 1998-09-22 Sony Corporation Method for separating a device-forming layer from a base body
CN1225500A (zh) * 1997-12-26 1999-08-11 佳能株式会社 半导体产品及其制造方法
CN1230302A (zh) * 1996-07-16 1999-09-29 雷伊化学公司 电路保护装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0509560A3 (en) * 1986-05-20 1992-12-30 Showa Denko Kabushiki Kaisha Roll type solid electrolytic capacitor
JP3360919B2 (ja) 1993-06-11 2003-01-07 三菱電機株式会社 薄膜太陽電池の製造方法，及び薄膜太陽電池
JP3619058B2 (ja) * 1998-06-18 2005-02-09 キヤノン株式会社 半導体薄膜の製造方法
JP4771510B2 (ja) 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法
EP1863100A1 (en) * 2006-05-30 2007-12-05 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method for the production of thin substrates
US20100047959A1 (en) 2006-08-07 2010-02-25 Emcore Solar Power, Inc. Epitaxial Lift Off on Film Mounted Inverted Metamorphic Multijunction Solar Cells
EP2168172B1 (en) 2007-07-03 2019-05-22 Microlink Devices, Inc. Methods for fabricating thin film iii-v compound solar cell
AU2008325223A1 (en) 2007-11-02 2009-05-14 President And Fellows Of Harvard College Production of free-standing solid state layers by thermal processing of substrates with a polymer
US8802477B2 (en) * 2009-06-09 2014-08-12 International Business Machines Corporation Heterojunction III-V photovoltaic cell fabrication
EP2462631B1 (en) 2009-09-10 2021-06-30 The Regents of the University of Michigan Methods of preparing flexible photovoltaic devices using epitaxial liftoff, and preserving the integrity of growth substrates used in epitaxial growth

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4445965A (en) * 1980-12-01 1984-05-01 Carnegie-Mellon University Method for making thin film cadmium telluride and related semiconductors for solar cells
US5811348A (en) * 1995-02-02 1998-09-22 Sony Corporation Method for separating a device-forming layer from a base body
CN1230302A (zh) * 1996-07-16 1999-09-29 雷伊化学公司 电路保护装置
CN1190248A (zh) * 1996-12-18 1998-08-12 佳能株式会社 半导体产品的制造工艺
CN1225500A (zh) * 1997-12-26 1999-08-11 佳能株式会社 半导体产品及其制造方法

Also Published As

Publication number Publication date
DE102012209891A1 (de) 2012-12-20
GB201206430D0 (en) 2012-05-30
US20120322244A1 (en) 2012-12-20
US9059073B2 (en) 2015-06-16
DE102012209891B4 (de) 2018-12-13
US9040392B2 (en) 2015-05-26
GB2491930B (en) 2013-10-02
US20130005119A1 (en) 2013-01-03
CN102832177A (zh) 2012-12-19
GB2491930A (en) 2012-12-19

Similar Documents

Publication Publication Date Title
CN102832177B (zh) 用于从基部基底受控地移除半导体器件层的方法
CN102856232B (zh) 用于改进基板可重用性的边缘排除剥离方法
CN102832115B (zh) 用于受控层传送的方法
CN104008963B (zh) 一种在受控衬底剥脱期间促进开裂萌生的方法
CN103582934A (zh) 用于自发式材料剥落的低温方法
US9578736B2 (en) Patterned metallization handle layer for controlled spalling
US8841203B2 (en) Method for forming two device wafers from a single base substrate utilizing a controlled spalling process
US8709957B2 (en) Spalling utilizing stressor layer portions
CN102956568B (zh) 机械剥离的膜的固定曲率力加载方法
CN103426969A (zh) 通过剥脱产生和转印表面形态的方法
US20140251548A1 (en) Method for improving surface quality of spalled substrates
US9502278B2 (en) Substrate holder assembly for controlled layer transfer
CN103377879A (zh) 深度受温度控制的释放层的制造方法
US20160204078A1 (en) Bonding process using temperature controlled curvature change
FI129855B (en) METHOD AND STRUCTURE FOR MANUFACTURING THIN FILMS
US10170311B2 (en) Method for handling thin brittle films
US8492245B1 (en) Methods for making thin layers of crystalline materials
US9324566B1 (en) Controlled spalling using a reactive material stack

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171106

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171106

Address after: American New York

Patentee after: Core USA second LLC

Address before: New York grams of Armand

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150225

Termination date: 20190614

CF01 Termination of patent right due to non-payment of annual fee