CN102831028A - 基于数据总线的ecc纠错方法及系统 - Google Patents

Abstract

本申请公开了一种基于数据总线的ECC纠错方法及系统，该系统包括一ECC桥接器，所述ECC桥接器包括与总线Master连接的总线Master接口以及与Slave连接的Slave接口，所述ECC桥接器中还包括ECC校验码生成电路、ECC校验电路以及ECC纠错电路。本发明通过将总线Master对小于ECC基本保护单元的访问需求自动处理成符合ECC基本保护单元位宽要求的访问，有效地控制了Slave IP内存的增加。

Description

基于数据总线的ECC纠错方法及系统

技术领域

本申请涉及随机存取设备技术领域，尤其涉及一种基于数据总线的ECC纠错方法及系统。

背景技术

电磁干扰如背景辐射可能会造成随机存取设备中的某位自发得向相反状态翻转。即使是单bit的内存错误也可能会造成系统的暴走，甚至造成硬件的损坏。这在汽车电子，轨道交通，航空航天等对可靠性要求极高的系统中是不能允许的。为了降低错误的概率，ECC纠错的方法在存储设备当中得到了广泛的应用。

在AHB或CLB等总线当中并没有定义ECC保护的功能，一般ECC保护的功能实现在各个Slave自己的电路当中。由于总线没有ECC功能，各IP需要独立设计ECC保护电路，增加了IP设计负担，而且无法复用ECC保护电路，造成了资源的浪费。

综上所述，有必要提供一种基于数据总线的ECC纠错方法及系统以解决上述问题。

发明内容

有鉴于此，本发明提供一种基于数据总线的ECC纠错方法及系统，有效地控制了Slave IP内存的增加。

为了实现上述目的，本申请实施例提供的技术方案如下：

一种基于数据总线的ECC纠错方法，所述方法包括以下步骤：

S1、ECC桥接器判断数据总线Master发出的操作命令数据的种类，若为写操作，则执行步骤S2；

S2、判断操作命令数据是否小于ECC基本保护单元的大小，若是，执行步骤S3，若否，执行步骤S4；

S3、进入总线读状态，向Slave发出一个ECC基本保护单元的读要求，ECC桥接器中的ECC校验码生成电路生成SECDED纠错编码并通过ECC校验电路进行校验，若校验无错误，合并操作命令数据并写入Slave中；若校验有错误，ECC桥接器中的ECC纠错电路进行纠错，如ECC纠错成功，合并纠错后的操作命令数据并写入Slave中，如ECC纠错失败，向总线Master发出访问出错信号；

S4、进入总线写状态，写总线通过ECC校验码生成电路生成SECDED纠错编码，并和原数据合并后传递给指定Slave。

作为本发明的进一步改进，所述步骤S1还包括：

若操作命令数据为读操作，向Slave发出一个ECC基本保护单元的读要求，ECC桥接器中的ECC校验电路进行校验，若无错误，则将读数据传递给总线Master；若有错误，ECC桥接器中的ECC纠错电路进入纠错状态，若纠错失败，向总线Master发出访问出错信号，若纠错成功，将纠错后的数据传递给总线Master。

作为本发明的进一步改进，所述步骤S1前还包括：

ECC桥接器侦查总线Master的访问地址，判断访问地址是否为受ECC保护的内存区域，若是，数据总线Master发出操作命令数据给ECC桥接器，若否，操作命令数据直接访问要求旁路。

作为本发明的进一步改进，所述ECC基本保护单元的有效数据位数为2ⁿ位，其中n为大于或等于4的整数。

作为本发明的进一步改进，所述ECC校验码生成电路生成SECDED纠错编码检验位数为n+2。

作为本发明的进一步改进，所述总线Master接口的位宽为2ⁿ位，Slave接口的位宽为2ⁿ+(n+2)位。

相应地，一种基于数据总线的ECC纠错系统，所述系统包括一ECC桥接器，所述ECC桥接器包括与总线Master连接的总线Master接口以及与Slave连接的Slave接口，所述ECC桥接器中还包括ECC校验码生成电路、ECC校验电路以及ECC纠错电路。

作为本发明的进一步改进，所述总线Master发出的操作命令数据的有效数据位数为2ⁿ位，其中n为大于或等于4的整数。

作为本发明的进一步改进，所述ECC校验码生成电路生成SECDED纠错编码检验位数为n+2。

作为本发明的进一步改进，所述总线Master接口的位宽为2ⁿ位，Slave接口的位宽为2ⁿ+(n+2)位。

由以上技术方案可以见，本发明基于数据总线的ECC纠错方法及系统采用桥接器的方式提供总线ECC保护功能，各Slave可共享ECC逻辑，Slave接口设计简单，桥接器对总线Master没有约束，Master接口无需任何修改，并仍可发射小于ECC基本保护单元的访问要求，桥接器自动维护内存中ECC校验位和有效数据位的一致性。通过将总线Master对小于ECC基本保护单元的访问需求自动处理成符合ECC基本保护单元位宽要求的访问，有效地控制了Slave IP内存的增加。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明基于数据总线的ECC纠错方法的流程示意图；

图2为本发明基于数据总线的ECC纠错系统的结构示意图；

图3为本发明一实施例中基于数据总线的ECC纠错系统的连接示意图；

图4为本发明一实施例中Byte写的时序示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

ECC纠错的基本原理要求内存除存放基本数据的空间外，还需增加额外的内存空间来存放校验码。ECC代码中以SECDED Hamming Code使用最为普遍。SECDED Hamming Code允许单bit纠错并可监测出双bit错误。下述表1是SECDED编码中有效数据位和校验码位数的关系：

从表1可以看出，保护的有效数据位数越多，内存增加的比例越小。如保护单位为一个Byte（8bit），那么带有ECC保护功能的内存需要增加62.5％的空间。

参图1所示，本发明的一种基于数据总线的ECC纠错方法，包括以下步骤：

S1、ECC桥接器判断数据总线Master发出的操作命令数据的种类，若为写操作，则执行步骤S2；进一步地，若操作命令数据为读操作，向Slave发出一个ECC基本保护单元的读要求，ECC桥接器中的ECC校验电路进行校验，若无错误，则将读数据传递给总线Master；若有错误，ECC桥接器中的ECC纠错电路进入纠错状态，若纠错失败，向总线Master发出访问出错信号，若纠错成功，将纠错后的数据传递给总线Master。

S2、判断操作命令数据是否小于ECC基本保护单元的大小，若是，执行步骤S3，若否，执行步骤S4；

S3、进入总线读状态，向Slave发出一个ECC基本保护单元的读要求，ECC桥接器中的ECC校验码生成电路生成SECDED纠错编码并通过ECC校验电路进行校验，若校验无错误，合并操作命令数据并写入Slave中；若校验有错误，ECC桥接器中的ECC纠错电路进行纠错，如ECC纠错成功，合并纠错后的操作命令数据并写入Slave中，如ECC纠错失败，向总线Master发出访问出错信号；

S4、进入总线写状态，写总线通过ECC校验码生成电路生成SECDED纠错编码，并和原数据合并后传递给指定Slave。

进一步地，在步骤S1前还包括：

ECC桥接器侦查总线Master的访问地址，判断访问地址是否为受ECC保护的内存区域，若是，数据总线Master发出操作命令数据给ECC桥接器，若否，操作命令数据直接访问要求旁路。

参图2所示，本发明基于数据总线的ECC纠错系统，包括一ECC桥接器10，ECC桥接器10包括与总线Master连接的总线Master接口20以及与Slave连接的Slave接口30，ECC桥接器10中还包括ECC校验码生成电路11、ECC校验电路12以及ECC纠错电路13。

本发明中ECC基本保护单元的有效数据位数为2ⁿ位，其中n为大于或等于4的整数；ECC校验码生成电路生成SECDED纠错编码检验位数为n+2。因此总线Master接口的位宽为2ⁿ位，而Slave接口的位宽为2ⁿ+(n+2)位。

参图3所示为本发明一实施方式中基于数据总线的ECC纠错系统的连接示意图。在本实施方式中，ECC桥接器通过总线Master及总线仲裁器与外部CPU或DMA相连，同时，ECC桥接器还通过地址译码和Data Mux和多个Slave相连。本实施方式中ECC桥接器两个接口的主要区别是Slave接口的读/写总线增加了ECC校验位。ECC校验保护的基本单元为一个word，有效数据位为32位，校验位数为7位。图中，Data[31:0]为原始数据总线，EDATA[38:0]是扩展ECC功能后的数据总线，其中EDATA[38:32]为7位SEC/DED纠错编码。

本实施方式中ECC纠错方法具体为：

ECC桥接器侦查总线Master的访问地址，判断访问地址是否为受ECC保护的内存区域，若是，则启动内部状态机，数据总线Master发出操作命令数据给ECC桥接器，若否，操作命令数据直接访问要求旁路，内部状态机不发生变化；

ECC桥接器判断数据总线Master发出的操作命令数据的种类：

若为Byte/Half word/Word读，向Slave发出一个Word读要求。如Word读无ECC校验错，将读数据传递给Master。如发现校验错，进入纠错状态。如纠错失败，向Master发出访问出错信号。如纠错成功，将纠错后的数据传递给Master；

若为Word写，进入总线写状态，写总线通过ECC校验码生成逻辑生成7位SECDED校验位，并和原数据合并成39位写总线，传递给Slave IP；

若为Byte/Half word写，进入读状态，向Slave发出一个Word读要求。如Word读无ECC校验错，合并Byte/Halfword写数据，进入word写状态，向Slave写入合并后的Word数据。如Word读有ECC校验错，进入ECC纠错状态。如ECC纠错成功，合并Byte/Half word写数据和纠错后的读Word，进入word写状态，向Slave写入合并后的Word数据。如ECC纠错失败，向Master发出访问出错信号。

参图4所示为本发明一实施方式中Byte写的时序示意图，其中WRITE为原始写信号，EWRITE为ECC桥接器输出写信号；ADDR为原始写地址，EADDR为ECC桥接器输出地址；WDATA[31:0]为原始写数据，EWDATA[38:0]为ECC桥接器输出写数据，ERDATA[38:0]为输入ECC桥接器的读数据.，0xE1122_3344中低32位为有效数据，E表示7位纠错码；WA为原始写地址，ECC桥接器对ECC保护区域读写操作都是word操作，所以ERA/EWA=WA&0xffff_fffc。WA最后两位不输出，但ECC桥接器内部需要WA最后两位地址来判断替换的数据字节。

以图4中所示Byte写操作为例，来说明ECC桥接器如何处理小于ECC基本保护单元(Word)的写操作。

第一个周期，总线Master发出一个Byte写操作，WRITE=1，有效数据是第二个Byte，值为0x55。ECC桥接器探测到这是一次小于基本保护单元的操作，启动读-修改-写模式，并在第一个周期发出一个Word读命令；

第二个周期，Slave返回一个Word数据和其ECC纠错码，值为0xE1122_3344。ECC桥接器如发现无校验错，则发动一次Word写操作，EWrite=1；

第三个周器，修改后的数据0xE’1155_3344写入Slave，本次访问结束。E’为重新计算的ECC纠错码。

这样Slave当中的第二个Byte更新为新的数据，而其它有效数据没有被修改，同时ECC纠错码和更新后的有效数据保持了一致性。

一般的数据总线如AHB或者CLB，都需要支持随机Byte，Half-Word，Word访问。ECC纠错功能本身不能影响总线访问的正确性。如不影响原Byte或Half-word操作，就需对每个Byte进行保护，那就意为着内存带宽需增加62.5％。因而AHB或CLB总线都没有定义ECC保护的实现方式和扩展信号定义。一般ECC保护的实现都由各IP自己内部的接口负责。由于总线没有ECC功能，各IP需要独立设计ECC保护电路，增加了IP设计负担，而且无法复用ECC保护电路，造成了资源的浪费。

本发明通过在AHB/CLB总线和Slave IP之间增加ECC桥接器，扩展了AHB/CLB的ECC保护功能，总线Master无需修改逻辑，Slave IP只需按照扩展总线增加数据位宽即可。各Slave IP可共享ECC保护电路。该总线还负责统一将Master对byte，Half-word等小于ECC基本保护单元的访问需求自动处理成符合ECC基本保护单元位宽要求的访问。如ECC基本保护单元为一个word，ECC编码为SECDED，Slave IP内存只需增加21.875%。这个处理过程对于软件，总线Master完全透明，Slave接口也只需增加总线位宽即可。

在其他实施方式中，ECC基本保护单元可大于一个Word，如64位或128位。小于基本保护单元的访问一律通过读－修改－写的方式维持校验位和数据位的一致性。

由上述技术方案可以看出，本发明基于数据总线的ECC纠错方法及系统采用桥接器的方式提供总线ECC保护功能，各Slave可共享ECC逻辑，Slave接口设计简单，桥接器对总线Master没有约束，Master接口无需任何修改，并仍可发射小于ECC基本保护单元的访问要求，桥接器自动维护内存中ECC校验位和有效数据位的一致性。通过将总线Master对小于ECC基本保护单元的访问需求自动处理成符合ECC基本保护单元位宽要求的访问，有效地控制了Slave IP内存的增加。

为了描述的方便，描述以上装置时以功能分为各种单元分别描述。当然，在实施本申请时可以把各单元的功能在同一个或多个硬件中实现。

以上所描述的装置实施方式仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施方式方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实本申请可用于众多通用或专用的计算系统环境或配置中。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种基于数据总线的ECC纠错方法，其特征在于，所述方法包括以下步骤：

S1、ECC桥接器判断数据总线Master发出的操作命令数据的种类，若为写操作，则执行步骤S2；

S2、判断操作命令数据是否小于ECC基本保护单元的大小，若是，执行步骤S3，若否，执行步骤S4；

S3、进入总线读状态，向Slave发出一个ECC基本保护单元的读要求，ECC桥接器中的ECC校验码生成电路生成SECDED纠错编码并通过ECC校验电路进行校验，若校验无错误，合并操作命令数据并写入Slave中；若校验有错误，ECC桥接器中的ECC纠错电路进行纠错，如ECC纠错成功，合并纠错后的操作命令数据并写入Slave中，如ECC纠错失败，向总线Master发出访问出错信号；

S4、进入总线写状态，写总线通过ECC校验码生成电路生成SECDED纠错编码，并和原数据合并后传递给指定Slave。

2.根据权利要求1所述的方法，其特征在于，所述步骤S1还包括：

若操作命令数据为读操作，向Slave发出一个ECC基本保护单元的读要求，ECC桥接器中的ECC校验电路进行校验，若无错误，则将读数据传递给总线Master；若有错误，ECC桥接器中的ECC纠错电路进入纠错状态，若纠错失败，向总线Master发出访问出错信号，若纠错成功，将纠错后的数据传递给总线Master。

3.根据权利要求1所述的方法，其特征在于，所述步骤S1前还包括：

ECC桥接器侦查总线Master的访问地址，判断访问地址是否为受ECC保护的内存区域，若是，数据总线Master发出操作命令数据给ECC桥接器，若否，操作命令数据直接访问要求旁路。

4.根据权利要求1所述的方法，其特征在于，所述ECC基本保护单元的有效数据位数为2ⁿ位，其中n为大于或等于4的整数。

5.根据权利要求4所述的方法，其特征在于，所述ECC校验码生成电路生成SECDED纠错编码检验位数为n+2。

6.根据权利要求5所述的方法，其特征在于，所述总线Master接口的位宽为2ⁿ位，Slave接口的位宽为2ⁿ+(n+2)位。

7.一种如权利要求1所述的基于数据总线的ECC纠错系统，其特征在于，所述系统包括一ECC桥接器，所述ECC桥接器包括与总线Master连接的总线Master接口以及与Slave连接的Slave接口，所述ECC桥接器中还包括ECC校验码生成电路、ECC校验电路以及ECC纠错电路。

8.根据权利要求7所述的系统，其特征在于，所述总线Master发出的操作命令数据的有效数据位数为2ⁿ位，其中n为大于或等于4的整数。

9.根据权利要求8所述的系统，其特征在于，所述ECC校验码生成电路生成SECDED纠错编码检验位数为n+2。

10.根据权利要求9所述的系统，其特征在于，所述总线Master接口的位宽为2ⁿ位，Slave接口的位宽为2ⁿ+(n+2)位。

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