CN102820007A - 阵列基板行驱动电路、显示面板及显示装置 - Google Patents

Abstract

本发明涉及显示技术领域，公开了一种阵列基板行驱动电路、显示面板及显示装置。本发明中阵列基板行驱动电路能够产生精确控制OLED驱动电流的控制信号，实现OLED器件工作状态和像素电路的分别控制，从而避免在数据写入像素电路过程中可能造成的像素电流不稳定引起的OLED闪烁。该驱动电路包括栅极驱动模块和发光控制模块，所述栅极驱动模块用于产生栅极驱动信号，所述发光控制模块与所述栅极驱动模块的栅极驱动信号输出端连接，用于在所述栅极驱动信号的控制下产生控制有机发光二极管开/关的发光控制信号，所述栅极驱动信号和所述发光控制信号反相。

Description

阵列基板行驱动电路、显示面板及显示装置

技术领域

本发明涉及显示技术领域，特别是涉及一种阵列基板行驱动电路、显示面板及显示装置。

背景技术

传统的无源矩阵有机发光二极管（Passive Matrix OLED，简称PMOLED）应用于显示器中时，随着显示器的显示尺寸的增大，需要更短的单个像素的驱动时间，因而需要增大瞬态电流，这样会增加功耗。同时，大电流的应用会造成ITO线上压降过大，并使OLED工作电压过高，进而降低其效率。而有源矩阵有机发光二极管（ActiveMatrix OLED，简称AMOLED）通过开关管逐行扫描输入OLED电流，可以很好地解决这些问题。因此，AMOLED由于具有高亮度、宽视角和较快的响应速度等优点，已越来越多地被应用于高性能显示器中。

阵列基板行驱动电路（Gate on Array，简称GOA）是将栅极开关电路集成在阵列基板上，从而实现驱动电路的高度集成，从节省材料和减少工艺步骤两方面降低成本。

基于低温多晶硅技术的AMOLED技术，其驱动面板的薄膜晶体管具有较高的迁移率，所以更利于GOA电路的集成，然而作为一种还处于待完善阶段的技术，市场上应用于AMOLED的驱动电路还比较少。

发明内容

（一）要解决的技术问题

本发明要解决的技术问题是：如何设计一种能够稳定地产生精确控制OLED驱动电流的阵列基板行驱动电路。

（二）技术方案

为了解决上述技术问题，本发明提供了一种阵列基板行驱动电路，包括串联的多级电路单元，每级电路单元包括栅极驱动模块和发光控制模块，所述栅极驱动模块用于产生栅极驱动信号，所述发光控制模块与所述栅极驱动模块的栅极驱动信号输出端连接，用于在所述栅极驱动信号的控制下产生控制有机发光二极管开/关的发光控制信号，所述栅极驱动信号和所述发光控制信号反相。

优选地，所述栅极驱动模块包括第一薄膜晶体管~第五薄膜晶体管以及第一自举电容，其中，

第一薄膜晶体管的第一端分别与第五薄膜晶体管的第三端和第四薄膜晶体管的第二端连接，第二端连接外部电平信号，第三端分别与第一自举电容和第二薄膜晶体管的第二端连接，并作为所述栅极驱动信号的输出端；

第三薄膜晶体管的第一端连接时钟信号，第二端分别连接第五薄膜晶体管、第一自举电容以及第二薄膜晶体管的第一端，第三端连接上一级电路单元的栅极驱动信号输出端；

第四薄膜晶体管的第一端、第五薄膜晶体管的第二端连接时钟信号，第二薄膜晶体管的第三端连接时钟信号的反向信号，第四薄膜晶体管的第三端连接外部电平信号；

第一薄膜晶体管~第五薄膜晶体管的第一端为栅极。

优选地，所述栅极驱动模块还包括第六薄膜晶体管和第七薄膜晶体管，其中，第七薄膜晶体管的第一端连接时钟信号的反相信号，第二端与第五薄膜晶体管的第三端连接，第三端分别与第六薄膜晶体管的第二端以及第一薄膜晶体管的第一端连接；第六薄膜晶体管的第一端连接时钟信号，第六薄膜晶体管的第三端与第四薄膜晶体管的第二端连接。

优选地，所述栅极驱动模块还包括第二自举电容，所述第二自举电容的第一端与第一薄膜晶体管的第一端连接。

优选地，所述发光控制模块包括第八薄膜晶体管~第十一薄膜晶体管以及第三自举电容，其中，

第九薄膜晶体管、第十一薄膜晶体管的第一端与所述第一薄膜晶体管的第三端连接，第八薄膜晶体管的第二端分别与第九薄膜晶体管的第三端以及第十薄膜晶体管、第三自举电容的第一端连接；第十薄膜晶体管的第二端分别与第三自举电容的第二端以及第十一薄膜晶体管的第三端连接且作为所述发光控制信号的输出端，第十薄膜晶体管的第三端连接时钟信号；第八薄膜晶体管的第三端、第九薄膜晶体管和第十一薄膜晶体管的第二端接外部电平信号；所述第八薄膜晶体管~第十一薄膜晶体管的第一端为栅极。

优选地，对于第一级所述电路单元，第三薄膜晶体管的第三端连接外部输入信号；对于第n级电路单元，第三薄膜晶体管的第三端的输入信号由上一级电路单元中第一薄膜晶体管第三端输出的所述栅极驱动信号提供，本级电路单元中第八薄膜晶体管第一端所连接的输入信号为下一级电路单元中第一薄膜晶体管第三端输出的所述栅极驱动信号；对于最后一级电路单元，第八薄膜晶体管第一端连接另一外部输入信号；其中，n为大于或等于2的整数。

优选地，第一薄膜晶体管~第十一薄膜晶体管均为P型薄膜晶体管，且第四薄膜晶体管、第八薄膜晶体管的第三端连接低电平，第二自举电容、第一薄膜晶体管、第十一薄膜晶体管以及第九薄膜晶体管的第二端连接高电平。

优选地，第一薄膜晶体管~第十一薄膜晶体管均为N型薄膜晶体管，且第四薄膜晶体管、第八薄膜晶体管的第三端连接高电平，第二自举电容、第一薄膜晶体管、第十一薄膜晶体管以及第九薄膜晶体管的第二端连接低电平。

优选地，将第四薄膜晶体管的第一端连接时钟信号替换为第四薄膜晶体管的第一端连接第四薄膜晶体管的第三端。

优选地，第一薄膜晶体管~第十一薄膜晶体管的第二端均为源极，第三端均为漏极。

优选地，第一薄膜晶体管~第十一薄膜晶体管的第二端均为漏极，第三端均为源极。

本发明还提供了一种显示面板，所述显示面板以所述的电路作为阵列基板行驱动电路。

本发明还提供了一种显示装置，所述显示装置包括所述的显示面板。

（三）有益效果

上述技术方案具有如下优点：本发明所设计的阵列基板行驱动电路能稳定地产生能够精确控制OLED驱动电流的控制信号Emission，从而能够避免在数据写入像素电路过程中可能会造成的像素电流的不稳定引起的OLED发光的闪烁，该电路中，通过采用CLK信号对晶体管T4进行控制，确保了在t1，t2，t3时段之外的该栅极线的非选阶段，输出G[n]的电平保持相对平稳，波动较小。同时电容C2保持了N2点的电平，保证了在非选阶段，晶体管T1关闭，确保G[n]低电平的稳定性。引入晶体管T6和T7，进一步明确了N2点与高低电平的连接关系。

附图说明

图1是带有OLED驱动电流精确控制功能的P型AMOLED像素单元电路；

图2是本发明实施例的结构图；

图3是本发明实施例的GOA电路单元的结构框图；

图4是本发明实施例二的GOA电路单元的电路图；

图5是本发明实施例二的GOA电路单元的各信号时序图；

图6~图8是本发明实施例二的GOA电路单元在各个工作阶段的示意图；

图9是本发明实施例三中GOA电路单元的电路图；

图10是本发明实施例四中GOA电路单元的电路图；

图11是本发明实施例四中GOA电路单元的各信号时序图。

具体实施方式

对于有源矩阵液晶显示器（AMLCD），GOA电路用于产生像素电路阵列的行选通控制信号。对于AMOLED显示器，OLED为电流驱动器件，控制流入OLED器件的电流通路就可以控制OLED器件是否发光。为了对OLED的驱动电流进行精确的控制，在进行像素电路设计时会加入对驱动电流进行精确控制的电路单元，如图1所示。故若采用该类型的像素电路结构，除了采用传统的GOA单元为像素电路提供栅极控制信号之外，还需要设计Emission_GOA单元，用于产生精确控制OLED驱动电流的Emission信号。该Emission_GOA单元与传统的GOA单元（以下称其为Gate_GOA）配合工作，用于完成OLED器件工作状态和像素电路的分别控制，能够避免在数据写入像素电路过程中可能造成的像素电流不稳定引起的OLED闪烁。

示意性的，图1为带有精确控制OLED驱动电流功能的P型AMOLED像素单元电路。参见图1，其中Gate信号是栅极控制信号，用于控制数据信号写入现有的常用像素电路（例如，2T1C电路），而Emission信号，即OLED开关状态的发光控制信号，用以控制T0的开启和关闭，从而起到控制驱动电流的通/断，进而控制与之相连的OLED器件的开/关的作用，其中Emission信号与Gate信号是一对反相的控制信号。在图1所示的电路中以T0为P型薄膜晶体管为例进行说明，由于栅驱动信号数据的写入需要一定的时间，在Gate信号为低电平，打开像素电路的过程中，Emission信号为高电平，T0关闭，即切断OLED器件与像素电路的连接，从而使得数据的写入过程对OLED的状态不产生影响。只有当数据写入完成后，Gate信号复位为高，像素电路处于一个稳定的工作状态，此时Emission信号拉低，打开T0，驱动电流流入OLED器件，点亮OLED器件。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

实施例一

本发明实施例一提供一种阵列基板行驱动电路，其结构图如图2所示，包括串联的多级电路单元STAGE_1~STAGE_N+1，每级电路单元的结构如图3所示，包括栅极驱动模块21和发光控制模块22，所述栅极驱动模块21用于产生栅极驱动信号，所述发光控制模块22与所述栅极驱动模块21的栅极驱动信号输出端连接，用于在所述栅极驱动信号的控制下产生控制有机发光二极管开关的发光控制信号，所述栅极驱动信号和所述发光控制信号反相。

实施例二

本发明实施例二提供一种阵列基板行驱动电路，其结构图如图2所示，在实施例一的基础上，其中的栅极驱动模块21包括第一薄膜晶体管T1~第七薄膜晶体管T5以及第一自举电容C1，其中，

T1的第一端分别与T5的第三端和T4的第二端连接，第二端连接外部电平信号，第三端分别与C1和T2的第二端连接，并作为所述栅极驱动信号的输出端；

T3的第一端连接时钟信号CLK，第二端分别连接T5、C1以及T2的第一端，第三端连接上一级电路单元的栅极驱动信号输出端；

T4的第一端、T5的第二端连接时钟信号CLK，T2的第三端连接时钟信号的反向信号CLKB，T4的第三端连接外部电平信号；

所述T1~T5的第一端为栅极。

本实施例中，发光控制模块的电路结构可以为能够实现在所述栅极驱动信号的控制下产生控制有机发光二极管开/关的发光控制信号的任意结构。栅极驱动模块为像素电路提供栅极控制信号，其中，晶体管T4的开关状态影响输出G[n]复位的速度，采用CLK信号对晶体管T4进行控制，确保了在栅极线的非选阶段，输出的电平保持相对平稳，波动较小，实现像素电路栅驱动的稳定控制。

实施例三

本发明实施例三提供一种阵列基板行驱动电路，其结构图如图2所示，在实施例二的基础上，其中的栅极驱动模块还包括薄膜晶体管T6和T7，其中，T7的第一端连接时钟信号的反向信号CLKB，第二端与T5的第三端连接，第三端分别与T6的第二端以及T1的第一端连接；T6的第一端连接时钟信号CLK，T6的第三端与T4的第二端连接。

该电路中加入晶体管T6和T7，分别与T4、T5串联，使得工作状态更加稳定，并进一步明确了N2点的电平与高低电平的连接关系，例如在复位时段t3,晶体管T7在时钟信号CLKB的控制下关闭，确保了N2点的电平通过由T4和T6组成的回路与VGL相同，为低电平。

实施例四

本实施例提供一种阵列基板行驱动电路，其结构图如图2所示，在实施例三的基础上，其中的所述栅极驱动模块还包括第二自举电容C2，C2的第一端与T1的第一端连接，第二端连接外部电平信号。

该电路中加入C2，保持了N2点的电平，保证了在非选阶段，晶体管T1关闭，确保G[n]低电平的稳定性。

实施例五

本发明实施例五提供一种阵列基板行驱动电路，其结构图如图2所示，包括串联的多级电路单元STAGE_1~STAGE_N+1，每级电路单元为由P型TFT组成的GOA电路单元，每级电路单元的结构如图3、图4所示，包括栅极驱动模块21和发光控制模块22，所述栅极驱动模块用于产生栅极驱动信号，所述发光控制模块与所述栅极驱动模块的栅极驱动信号输出端连接，用于在所述栅极驱动信号的控制下产生控制有机发光二极管开/关的发光控制信号，所述栅极驱动信号和所述发光控制信号反相。所述栅极驱动模块包括第一薄膜晶体管T1~第七薄膜晶体管T7以及第一自举电容C1~第二自举电容C2，所述发光控制模块包括第八薄膜晶体管T8~第十一薄膜晶体管T11以及第三自举电容C3。其中，T3的第一端连接时钟信号CLK，第二端分别连接T5、C1以及T2的第一端；T5的第二端连接CLK，T7的第一端连接CLK的反相信号CLKB，T4、T6的第一端连接CLK，T5的第三端与T7的第二端连接，T7的第三端分别与T6的第二端以及C2、T1的第一端连接，T6的第三端与T4的第二端连接；T1的第三端分别与C1的第二端、T2的第二端连接，作为所述栅极驱动信号的输出端，并且与T9、T11的第一端连接，T2的第三端连接CLKB；T8的第二端分别与T9的第三端以及T10、C3的第一端连接；T10的第二端分别与C3的第二端以及T11的第三端连接且作为输出的所述发光控制信号，T10的第三端连接CLK；

对于第一级所述电路单元，T3的第三端连接外部输入信号；对于第n级电路单元，T3的第三端的输入信号由上一级电路单元中T1第三端输出的所述栅极驱动信号提供，T8第一端所连接的输入信号为下一级电路单元中T1第三端输出的所述栅极驱动信号；对于最后一级电路单元，T8第一端连接另一外部输入信号，其中，n为大于或等于2的整数。本实施例中，薄膜晶体管T1~T11均为P型薄膜晶体管，且T4、T8的第三端连接低电平VGL，C2、T1、T11的第二端以及T9的第二端连接高电平VGH。

上述的“第一端”对应图4中薄膜晶体管T1~T11或者自举电容C1~C3上标号“1”的端口，“第二端”对应其中的标号“2”的端口，第三端对应其中的标号“3”的端口；且薄膜晶体管T1~T11的第一端为栅极，第二端均为源极，第三端均为漏极；或者薄膜晶体管T1~T11的第一端为栅极，第二端均为漏极，第三端均为源极。

图5为图4的P型GOA电路单元的信号时序图。图6到图8为该GOA电路单元在各个工作阶段的示意图，其中，用实线表示的薄膜晶体管为各阶段导通的薄膜晶体管，用虚线表示的薄膜晶体管为各阶段关闭的薄膜晶体管。以下参考图6~图8以及图3、图4描述GOA电路单元的工作原理如下：

该GOA电路单元由两个反相（或称为互补）的时钟信号CLK和CLKB控制，上一级GOA单元电路的输出G[n-1]作为本级的输入信号。该GOA单元电路的工作过程分为输入采样、输出信号、复位三个阶段。

如图6所示，在t1阶段，为输入采样阶段，G[n-1]为低电平输入信号，CLK为低电平，T3导通，所以，此时N1点的电平相应地被拉低到VGL+∣Vthp∣，为低电平，其中∣Vthp∣为T3的阈值电压。此时，T4和T6导通，N2点为低电平，故T1导通，输出G[n]为高电平。由于N1的低电平，T2也打开，而此时CLKB信号为高电平，从而确保了输出G[n]为高电平，此时，T9和T11关闭，同时C1被充电，C1两端的电压差为VGH–VGL–∣Vthp∣。由于C3的存在，N3点会保持前一个操作周期时的低电平，所以此时T10保持导通，CLK信号为低电平，输出的发光控制信号Emission[n]为低电平。而在此过程中由于G[n+1]为高电平，T8始终保持关闭。

如图7所示，t2阶段，为输出阶段，G[n]为低电平，输入信号G[n-1]为高电平，晶体管T3关闭，N1点的电平由C1保持，为VGL+|Vthp∣，为低电平，故T2、T5导通，同时CLKB为低电平，故T7导通，而CLK为高电平，T6关闭，确保了N2点为高电平，但T1关闭，不会对G[n]的低电平产生影响。G[n]的低电平，使T11和T9导通。T11导通，拉高输出Emission[n]为高电平。T9导通拉高N3点的电平，使晶体管T10关闭，不会影响输出的发光控制信号Emission[n]。而在此过程中由于G[n+1]为高电平，T8始终保持关闭。

如图8所示，t3阶段，为复位阶段，输入G[n-1]为高电平，CLK为低电平，T3导通，相应的N1点的电平将拉高为高电平，则T2、T5关闭，同时CLK为低电平，T4和T6导通，而CLKB为高电平，T7关闭，确保了N2点的低电平，T1开启，G[n]再次被拉高为高电平，从而T11和T9关闭，复位端G[n+1]此时为低电平，T8导通，拉低N3点的电平，T10导通，CLK的低电平输出到输出端Emission[n]，从而实现电路的复位操作。

本实施例中，栅极驱动模块中的晶体管T4的开关状态影响输出G[n]复位的速度，采用CLK信号对晶体管T4进行控制，确保了在t1，t2，t3时段之外的该栅极线的非选阶段，输出G[n]的电平保持相对平稳，波动较小，实现像素电路栅驱动的稳定控制。同时电容C2保持了N2点的电平，保证了在非选阶段，晶体管T1关闭，确保G[n]低电平的稳定性。该电路中加入晶体管T6和T7，进一步明确了N2点的电平与高低电平的连接关系，例如在复位时段t3,晶体管T7在时钟信号CLKB的控制下关闭，确保了N2点的电平通过由T4和T6组成的回路与VGL相同，为低电平。发光控制模块与栅极驱动模块配合使用产生能精确控制OLED驱动电流的控制信号。

实施例六

本发明实施例六提供一种阵列基板行驱动电路，其结构图如图2所示，包括串联的多级电路单元STAGE_1~STAGE_N+1，每级电路单元为由P型TFT组成的GOA电路单元，每级电路单元如图9所示，与图4的GOA电路单元相比，其改进之处是将晶体管T4做diode-connection连接，即把T4的栅极与其连接VGL的一端连接在一起。该方案可以在确保栅驱动精确控制功能的前提下，缩小晶体管T4的布局面积，进而减小整个GOA电路的面积。本实施例的工作原理与实施例五类似。

实施例七

本发明实施例七提供一种阵列基板行驱动电路，其结构图如图2所示，包括串联的多级电路单元STAGE_1~STAGE_N+1，其每级电路单元如图10所示，与图4所示的GOA电路单元不同之处在于，其中的薄膜晶体管T1~T11均为N型薄膜晶体管，且T4、T8的第三端连接高电平VGH，C2、T1、T11的第二端以及T9的第二端连接低电平VGL，这是因为图4中T1~T11为P型薄膜晶体管，负电压开启，图10中T1~T11为N型薄膜晶体管，正电压开启，所以电源的正负极要互换。图11为其控制时序，图11的控制时序与图5的控制时序相反。该N型GOA电路单元可以使用在N型AMOLED像素单元电路的背板中。本实施例的工作原理与实施例五类似。

实施例八

本发明实施例八提供一种阵列基板行驱动电路，其结构图如图2所示，包括串联的多级电路单元STAGE_1~STAGE_N+1，其电路单元与图10的GOA电路单元类似，相对于图10的GOA电路单元来说，其改进之处是将晶体管T4做diode-connection连接，即把T4的栅极与其连接VGH的一端连接在一起。该方案可以在确保栅驱动精确控制功能的前提下，缩小晶体管T4的布局面积，进而减小整个GOA电路的面积。本实施例的工作原理与实施例五类似。

实施例九

本发明实施例九提供了一种显示面板，例如OLED显示面板。所述显示面板以所述实施例一至实施例八任一所述的电路作为阵列基板行驱动电路。由于该显示面板所使用的阵列基板行驱动电路中的电路单元能稳定地产生能够精确控制OLED驱动电流的控制信号，实现OLED器件工作状态和像素电路的分别控制，从而能够避免在数据写入像素电路过程中可能会造成的像素电流的不稳定引起的OLED发光的闪烁，因此显示面板所显示图像的质量得以提高。

实施例十

本发明实施例十提供了一种显示装置，例如OLED显示器。所述显示装置包括实施例九所述的显示面板。由于该显示装置所使用的阵列基板行驱动电路中的电路单元能稳定地产生能够精确控制OLED驱动电流的控制信号，实现OLED器件工作状态和像素电路的分别控制，从而能够避免在数据写入像素电路过程中可能会造成的像素电流的不稳定引起的OLED发光的闪烁，因此显示装置所显示图像的质量得以提高。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。

Claims (13)

1.一种阵列基板行驱动电路，其特征在于，包括串联的多级电路单元，每级电路单元包括栅极驱动模块和发光控制模块，所述栅极驱动模块用于产生栅极驱动信号，所述发光控制模块与所述栅极驱动模块的栅极驱动信号输出端连接，用于在所述栅极驱动信号的控制下产生控制有机发光二极管开/关的发光控制信号，所述栅极驱动信号和所述发光控制信号反相。

2.如权利要求1所述的电路，其特征在于，所述栅极驱动模块包括第一薄膜晶体管~第五薄膜晶体管以及第一自举电容，其中，

所述第一薄膜晶体管的第一端分别与第五薄膜晶体管的第三端和第四薄膜晶体管的第二端连接，第二端连接外部电平信号，第三端分别与第一自举电容和第二薄膜晶体管的第二端连接，并作为所述栅极驱动信号的输出端；

所述第三薄膜晶体管的第一端连接时钟信号，第二端分别连接第五薄膜晶体管、第一自举电容以及第二薄膜晶体管的第一端，第三端连接上一级电路单元的栅极驱动信号输出端；

所述第四薄膜晶体管的第一端、第五薄膜晶体管的第二端连接时钟信号，所述第二薄膜晶体管的第三端连接时钟信号的反向信号，所述第四薄膜晶体管的第三端连接外部电平信号；

所述第一薄膜晶体管~第五薄膜晶体管的第一端为栅极。

3.如权利要求2所述的电路，其特征在于，所述栅极驱动模块还包括第六薄膜晶体管和第七薄膜晶体管，其中，第七薄膜晶体管的第一端连接时钟信号的反相信号，第二端与第五薄膜晶体管的第三端连接，第三端分别与第六薄膜晶体管的第二端以及第一薄膜晶体管的第一端连接；第六薄膜晶体管的第一端连接时钟信号，第六薄膜晶体管的第三端与第四薄膜晶体管的第二端连接。

4.如权利要求3所述的电路，其特征在于，所述栅极驱动模块还包括第二自举电容，所述第二自举电容的第一端与第一薄膜晶体管的第一端连接，第二端连接外部电平信号。

5.如权利要求4所述的电路，其特征在于，所述发光控制模块包括第八薄膜晶体管~第十一薄膜晶体管以及第三自举电容，其中，

第九薄膜晶体管、第十一薄膜晶体管的第一端与所述第一薄膜晶体管的第三端连接，第八薄膜晶体管的第二端分别与第九薄膜晶体管的第三端以及第十薄膜晶体管、第三自举电容的第一端连接；第十薄膜晶体管的第二端分别与第三自举电容的第二端以及第十一薄膜晶体管的第三端连接且作为所述发光控制信号的输出端，第十薄膜晶体管的第三端连接时钟信号；第八薄膜晶体管的第三端、第九薄膜晶体管和第十一薄膜晶体管的第二端接外部电平信号；所述第八薄膜晶体管~第十一薄膜晶体管的第一端为栅极。

6.如权利要求5所述的电路，其特征在于，对于第一级所述电路单元，第三薄膜晶体管的第三端连接外部输入信号；对于第n级电路单元，第三薄膜晶体管的第三端的输入信号由上一级电路单元中第一薄膜晶体管第三端输出的所述栅极驱动信号提供，本级电路单元中第八薄膜晶体管第一端所连接的输入信号为下一级电路单元中第一薄膜晶体管第三端输出的所述栅极驱动信号；对于最后一级电路单元，第八薄膜晶体管第一端连接另一外部输入信号；其中，n为大于或等于2的整数。

7.如权利要求6所述的电路，其特征在于，第一薄膜晶体管~第十一薄膜晶体管均为P型薄膜晶体管，且第四薄膜晶体管、第八薄膜晶体管的第三端连接低电平，第二自举电容、第一薄膜晶体管、第十一薄膜晶体管以及第九薄膜晶体管的第二端连接高电平。

8.如权利要求6所述的电路，其特征在于，第一薄膜晶体管~第十一薄膜晶体管均为N型薄膜晶体管，且第四薄膜晶体管、第八薄膜晶体管的第三端连接高电平，第二自举电容、第一薄膜晶体管、第十一薄膜晶体管以及第九薄膜晶体管的第二端连接低电平。

9.如权利要求7或8所述的电路，其特征在于，将第四薄膜晶体管的第一端连接时钟信号替换为第四薄膜晶体管的第一端连接第四薄膜晶体管的第三端。

10.如权利要求5所述的电路，其特征在于，第一薄膜晶体管~第十一薄膜晶体管的第二端均为源极，第三端均为漏极。

11.如权利要求5所述的电路，其特征在于，第一薄膜晶体管~第十一薄膜晶体管的第二端均为漏极，第三端均为源极。

12.一种显示面板，其特征在于，所述显示面板以权利要求1~11中任一项所述的电路作为阵列基板行驱动电路。

13.一种显示装置，其特征在于，所述显示装置包括权利要求12所述的显示面板。

Images