CN102760108A - 数据存取系统与数据存取方法 - Google Patents

数据存取系统与数据存取方法 Download PDF

Info

Publication number
CN102760108A
CN102760108A CN2012101205902A CN201210120590A CN102760108A CN 102760108 A CN102760108 A CN 102760108A CN 2012101205902 A CN2012101205902 A CN 2012101205902A CN 201210120590 A CN201210120590 A CN 201210120590A CN 102760108 A CN102760108 A CN 102760108A
Authority
CN
China
Prior art keywords
bus
memory
data
group
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012101205902A
Other languages
English (en)
Inventor
刘明熙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN102760108A publication Critical patent/CN102760108A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Abstract

本发明提供一种数据存取系统与数据存取方法，所述数据存取系统包含存储器控制器、第一存储器列、第二存储器列、耦接于存储器控制器与第一存储器列之间的第一芯片选择总线、耦接于存储器控制器与第二存储器列之间的第二芯片选择总线、由第一、第二存储器列所共享且耦接于存储器控制器与第一、第二存储器列的每一存储器列之间的一组共享总线、专用于第一存储器列且耦接于存储器控制器与第一存储器列之间的第一组专用总线以及专用于第二存储器行且耦接于存储器控制器与第二存储器行之间的第二组专用总线。本发明提出的数据存取系统与数据存取方法能够提升数据存取的效能。

Description

数据存取系统与数据存取方法
技术领域
本发明有关自储存装置读取数据或写入数据至储存装置，尤指一种具有至少多个传送至不同存储器列(memory rank)的可设定(configurable)芯片选择讯号的数据存取系统与数据存取方法。
背景技术
随着具有增强的效能/运算能力的处理器被开发出来，存储器存取的效能便成为整体系统效能的一个显著瓶颈，而此瓶颈的一个主要来源可能是用于存储器装置与存储器控制器之间进行数据传输的接口，举例来说，传统的数据存取系统具有存储器控制器，其可存取其上设置的单一存储器装置(例如，动态随机存取存储器(DRAM)装置)的存储器信道，因此，存储器控制器会选定(assert)芯片选择(chip select)讯号以选取要存取的单一存储器装置，并且通过指令与地址总线来发送指令与存储器地址至所选取的单一存储器装置，以从所选取的单一存储器装置中读取数据或将数据写入至所选取的单一存储器装置中。在存储器控制器与所选取的单一存储器装置之间所传送的数据通过数据总线来传送。因为在每一次数据存取(读/写)的操作中，只有一个存储器装置允许被存取，因此，上述的传统数据存取系统的效能不高，而整体的系统效能也因此而不佳。
因此，有需要提出一种创新的数据存取系统，其可以改善数据存取效率，进而增进整体系统效能。
发明内容
依据本发明的实施方式，其提出一种具有至少多个传送至不同存储器列的可设定芯片选择讯号的数据存取系统与数据存取方法，以解决上述问题。
依据本发明的第一层面，其揭示一种数据存取系统。所述数据存取系统包含有存储器控制器、多个存储器列、多个芯片选择总线、组共享总线、第一组专用总线以及第二组专用总线。多个存储器列包含有至少一个第一存储器列与一个第二存储器列。多个芯片选择总线包含有至少一个第一芯片选择总线与一个第二芯片选择总线，其中第一芯片选择总线耦接于存储器控制器与第一存储器列之间，以及第二芯片选择总线耦接于存储器控制器与第二存储器列之间。共享总线由第一、第二存储器列所共享且耦接于存储器控制器与第一、第二存储器列中的每一存储器列之间。第一组专用总线专用于第一存储器列且耦接于存储器控制器与第一存储器列之间。第二组专用总线专用于第二存储器列且耦接于存储器控制器与第二存储器列之间。
依据本发明的第二层面，其揭示一种数据存取方法。数据存取方法包含有：将第一芯片选择总线耦接至第一存储器列；将第二芯片选择总线耦接至第二存储器列；由第一、第二存储器列来共享一组共享总线；使用专用于第一存储器列的第一组专用总线；使用专用于第二存储器列的第二组专用总线；经由至少所述的第一芯片选择总线、共享总线以及第一组专用总线来存取第一存储器列；以及经由至少所述的第二芯片选择总线、共享总线以及第二组专用总线来存取第二存储器列。
本发明提出的数据存取系统与数据存取方法能够提升数据存取的效能。
附图说明
图1为本发明数据存取系统的第一实施方式的示意图。
图2为本发明数据存取系统操作在第一操作模式下的时序示意图。
图3为本发明数据存取系统操作在第二操作模式下的时序示意图。
图4为本发明数据存取系统操作在第三操作模式下的时序示意图。
图5为本发明数据存取系统操作在第四操作模式下的时序示意图。
图6为本发明数据存取系统的第二实施方式的示意图。
图7为本发明数据存取系统的第三实施方式的示意图。
图8为本发明数据存取系统的第四实施方式的示意图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来称呼特定的元件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”是开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接到第二装置。
请参考图1，图1为本发明数据存取系统的第一实施方式的示意图。数据存取系统100包含有(但不局限于)存储器控制器102；多个存储器列(memory rank)，其包含有至少一个第一存储器列104_1与一个第二存储器列104_2；多个芯片选择总线(chip select bus)，其包含有至少一个第一芯片选择总线106_1与一个第二芯片选择总线106_2，而第一芯片选择总线106_1耦接于存储器控制器102与第一存储器列104_1之间，以及第二芯片选择总线106_2则耦接于存储器控制器102与第二存储器列104_2之间；一组共享总线(shared bus)108，其由第一、第二存储器列104_1、104_2所共享且耦接于存储器控制器102与第一、第二存储器列104_1、104_2中的每一存储器列之间；第一组专用总线(dedicated bus)110_1，其专用于(dedicated to)第一存储器列104_1且耦接于存储器控制器102与第一存储器列104_1之间；以及第二组专用总线110_2，其专用于第二存储器列104_2且耦接于存储器控制器102与第二存储器列104_2之间。第一存储器列104_1与第二存储器列104_2中的每一存储器列可能具有一个或多个存储器装置(例如DRAM装置)包含于其中。要注意的是，只有两个存储器列显示于图1中以作为范例说明之用，然而，所使用的存储器列的数目可根据实际设计需要来作调整。请注意，依据本发明所提出的数据存取系统100的设计规则，所使用的芯片选择总线的数目与所使用的专用总线组的数目应该在所使用的存储器列的数目被调整时一并进行相对应的调整。
在一个实施方式中，共享总线108可包含多个地址总线以传送存储器地址(例如，A[14:0])及/或存储器库(bank)地址(例如，BA[2:0])。在另一实施方式中，共享总线108可包含多个指令总线以传送指令，例如时钟使能(clock enable，CKE)讯号，芯片内讯号终止(on dietermination，ODT)讯号、重置(reset，RESET)讯号、行地址选通(rowaddress strobe，RAS)讯号、列地址选通(column address strobe，CAS)讯号，及/或写入使能(write enable，WE)讯号。在又一个实施方式中，共享总线108可包含前述的所有的地址总线与指令总线。
在一个实施方式中，第一组专用总线110_1与第二组专用总线组110_2中的每一组总线可包含有多个数据总线以传送要写入相对应的存储器列的数据或传送由相对应的存储器列所读取出来的数据，举例来说，第一组专用总线110_1可包含数据总线DQ[8xN-1:0]，以及第二组专用总线110_2可包含数据总线DQ[8x2N-1:8xN]。在另一实施方式中，第一组专用总线110_1与第二组专用总线组110_2中的每一组总线可包含多个数据屏蔽(data mask)总线以传送输入/输出屏蔽(input/output mask，DQM)讯号，其会在被选定(asserted)时抑制(suppress)数据的输入/输出，举例来说，第一组专用总线110_1可包含数据屏蔽总线DQM[N-1:0]，以及第二组专用总线110_2可包含数据屏蔽总线DQM[2N-1:N]。在另一实施方式中，第一组专用总线110_1与第二组专用总线组110_2中的每一组总线可包含有多个数据选通(data strobe)总线以传送数据选通讯号，举例来说，第一组专用总线110_1可包含差动数据选通总线DQSP[N-1:0]与DQSN[N-1:0]，以及第二组专用总线110_2可包含差动数据选通总线DQSP[2N-1:N]与DQSN[2N-1:N]。在又一个实施方式中，第一组专用总线110_1与第二组专用总线组110_2中的每一组总线可包含前述的所有的数据总线、数据屏蔽总线以及数据选通总线。
图1中的数据存取系统100可支持多个不同的操作模式。更进一步的说明将详述如下。
请参考图2，图2为本发明数据存取系统100操作在第一操作模式下的时序示意图。假设第一芯片选择总线106_1用来传送第一芯片选择讯号CS1，第二芯片选择总线106_2用来传送第二芯片选择讯号CS2，共享总线108用来传送指令与存储器地址，第一存储器列104_1与第二存储器列104_2中的每一存储器列都具有两字节数据宽度(two-byte data width)，第一组专用总线110_1用来于数据总线的每一位时间(bit-time)BT中传送要写入第一存储器列104_1的两个数据字节DB0与DB1或传送自第一存储器列104_1中所读出的两个数据字节DB0与DB1，第二组专用总线110_2用来于数据总线的每一位时间BT中传送要写入第二存储器列104_2的两个数据字节DB2与DB3或传送自第二存储器列104_2中所读出的两个数据字节DB2与DB3，且突发长度(burst length)等于8xBT。如图2所示，存储器控制器102通过同时选定分别经由第一、第二芯片选择总线106_1、106_2而传送至第一、第二存储器列104_1、104_2的第一芯片选择讯号CS1与第二芯片选择讯号CS2、同时产生经由共享总线108传送至第一、第二存储器列104_1、104_2的指令，以及同时产生经由共享总线108传送至第一、第二存储器列104_1、104_2的存储器地址00h，来存取(读/写)第一、第二存储器列104_1、104_2中分别经由第一组专用总线110_1与第二组专用总线110_2所传送的第一数据DS1_00h与第二数据DS2_00h。相似地，后续分别由存储器地址20h/40h/60h所寻址的第一数据DS1_20h/DS1_40h/DS1_60h与第二数据DS2_20h/DS2_40h/DS2_60h会基于等于8xBT的突发长度来进行存取。在本实施方式中，所存取的第一数据与第二数据中的每一笔数据都具有16个字节，因此，依据读/写要求(read/write request)所存取的总数据量为32个字节。
请参考图3，图3为本发明数据存取系统100操作在第二操作模式下的时序示意图。如图3所示，存储器控制器102通过连续选定经由第一、第二芯片选择总线106_1、106_2而分别传送至第一、第二存储器列104_1、104_2的第一芯片选择讯号CS1与第二芯片选择讯号CS2、连续产生经由共享总线108传送至第一、第二存储器列104_1、104_2的第一指令与第二指令(要注意的是，当第二芯片选择讯号CS2尚未被选定时，传送至第二存储器列104_2的第一指令对第二存储器列104_2而言并没有任何作用，以及当第一芯片选择讯号CS1解除选定(deasserted)时，传送至第一存储器列104_1的第二指令对第一存储器列104_1而言并没有任何作用)以及连续产生经由共享总线108传送至第一、第二存储器列104_1、104_2的第一存储器地址00h与第二存储器地址A0h(要注意的是，当第二芯片选择讯号CS2尚未选定时，传送至第二存储器列104_2的第一存储器地址00h对第二存储器列104_2而言并没有任何作用，以及当第一芯片选择讯号CS1解除选定时，传送至第一存储器列104_1的第二存储器地址A0h对第一存储器列104_1并没有任何作用)，来存取(读/写)第一、第二存储器列104_1、104_2中分别经由第一组专用总线110_1与第二组专用总线110_2所传送的第一数据DS1_00h与第二数据DS2_00h。相似地，接下来分别由存储器地址10h/20h/30h所寻址的第一数据DS1_10h/DS1_20h/DS1_30h与分别由存储器地址B0h/C0h/D0h所寻址的第二数据DS2_B0h/DS2_C0h/DS2_D0h会基于等于8xBT的突发长度来进行存取。在本实施方式中，所存取的第一数据与第二数据中的每一数据皆具有16个字节，要注意的是，由于第一芯片选择讯号CS1与第二芯片选择讯号CS2并非于相同的时间选定，因此依据读/写要求所存取的总数据量为16个字节而非32个字节。
对于操作在第一操作模式之下的数据存取系统100而言，某些想要的数据(例如，DS2_A0h/DS2_B0h/DS2_C0h/DS2_D0h)将会在某些数据(例如，DS1_00h/DS1_20h/DS1_40h/DS1_60h)的存取完成之后才会被存取，然而，对于操作在第二操作模式之下的数据存取系统100而言，则可早一点存取到某些想要的数据(例如，DS2_A0h/DS2_B0h/DS2_C0h/DS2_D0h)，因此，整体系统效能可获得很大的改善。
如图3所示，第一存储器列104_1将会循序地(sequentially)对由存储器地址00h、10h、20h以及30h所依序寻址的第一数据DS1_00h、DS1_10h、DS1_20h以及DS1_30h进行存取，以及第二存储器列104_2将会循序地对由存储器地址A0h、B0h、C0h以及D0h所依序寻址的第一数据DS2_A0h、DS2_B0h、DS2_C0h以及DS2_D0h进行存取。换句话说，因为连续的(consecutive)多个存储器地址，故第一存储器列104_1与第二存储器列104_2中的每一存储器列便会被循序地存取。然而，此仅作为范例说明，而非作为本发明的限制条件。在设计的变化范例中，第一、第二存储器列104_1、104_2的数据存取可以采用交错方式(interleaving manner)来执行。
请参考图4，图4为本发明数据存取系统100操作在第三操作模式下的时序示意图。如图4所示，存储器控制器102通过连续选定经由第一、第二芯片选择总线106_1、106_2而分别传送至第一、第二存储器列104_1、104_2的第一芯片选择讯号CS1与第二芯片选择讯号CS2、连续产生经由共享总线108传送至第一、第二存储器列104_1、104_2的第一指令与第二指令(要注意的是，当第二芯片选择讯号CS2尚未选定时，传送至第二存储器列104_2的第一指令对第二存储器列104_2而言并没有任何作用，以及当第一芯片选择讯号CS1解除使能时，传送至第一存储器列104_1的第二指令对第一存储器列104_1而言并没有任何作用)以及连续产生经由共享总线108传送至第一、第二存储器列104_1、104_2的第一存储器地址00h与第二存储器地址10h(要注意的是，当第二芯片选择讯号CS2尚未选定时，传送至第二存储器列104_2的第一存储器地址00h对第二存储器列104_2而言并没有任何作用，以及当第一芯片选择讯号CS1解除使能时，传送至第一存储器列104_1的第二存储器地址10h对第一存储器列104_1而言并没有任何作用)，来存取(读/写)第一、第二存储器列104_1、104_2中分别经由第一组专用总线110_1与第二组专用总线110_2来传送的第一数据DS1_00h与第二数据DS2_10h。相似地，接下来由存储器地址20h/40h/60h所分别寻址的第一数据DS1_20h/DS1_40h/DS1_60h与由存储器地址30h/50h/70h所分别寻址的第二数据DS2_30h/DS2_50h/DS2_70h基于等于8xBT的突发长度来进行存取。在本实施方式中，所存取的第一数据与第二数据中的每一数据都具有16个字节，此外，依据读/写要求所存取的总数据量为16个字节而非32个字节，再者，如图4中的箭头符号所指示，当存储器地址10h～70h被连续地传送时，第一存储器列104_1与第二存储器列104_4以交错方式来进行存取。从图4可见，想要的数据DS2_10h/DS2_30h/DS2_50h/DS2_70h可早一点存取，虽然存取时延(access latency)会因为交错的数据存取而稍微增加，但是整体系统效能可仍然大幅地受惠于这样的存储器系统设计。
在图4所示的例子中，第一数据DS1_00h/DS1_20h/DS1_40h/DS1_60h与第二数据DS2_10h/DS2_30h/DS2_50h/DS2_70h根据请求连续存储器地址00h～70h所寻址的数据的单个线程(例如，单一代理程序(agent))而被存取，然而，此仅作为范例说明，而非作为本发明的限制条件。请参考图5，图5为本发明数据存取系统100操作在第四操作模式下的时序示意图。如图5所示，存储器控制器102通过连续选定经由第一、第二芯片选择总线106_1、106_2来分别传送至第一、第二存储器列104_1、104_2的第一芯片选择讯号CS1与第二芯片选择讯号CS2，连续产生经由共享总线108传送至第一、第二存储器列104_1、104_2的第一指令与第二指令(要注意的是，当第二芯片选择讯号CS2尚未选定时，传送至第二存储器列104_2的第一指令对第二存储器列104_2而言并没有任何作用，以及当第一芯片选择讯号CS1解除选定时，传送至第一存储器列104_1的第二指令对第一存储器列104_1而言并没有作用)以及连续产生经由共享总线108传送至第一、第二存储器列104_1、104_2的第一存储器地址00h与第二存储器地址A0h(要注意的是，当第二芯片选择讯号CS2尚未选定时，传送至第二存储器列104_2的第一存储器地址00h对第二存储器列104_2而言并没有任何作用，以及当第一芯片选择讯号CS1解除选定时，传送至第一存储器列104_1的第二存储器地址10h对第一存储器列104_1而言并没有任何作用)，来存取(读/写)第一、第二存储器列104_1、104_2中分别经由第一组专用总线110_1与第二组专用总线110_2来传送的第一数据DS1_00h与第二数据DS2_A0h。相似地，接下来由存储器地址B0h/20h/D0h所分别寻址的第一数据DS1_B0h/DS1_20h/DS1_D0h与由存储器地址10h/C0h/30h所分别寻址的第二数据DS2_10h/DS2_C0h/DS2_30h基于等于8xBT的突发长度来进行存取。在本实施方式中，所存取的第一数据与第二数据中的每一数据都具有16个字节，此外，依据读/写要求所存取的总数据量为16个字节而非32个字节，再者，第一数据DS1_00h/DS1_B0h/DS1_20h/DS1_D0h与第二数据DS2_A0h/DS2_10h/DS2_C0h/DS2_30h根据不同的线程(例如，不同代理程序)而被存取，其中不同的线程包含有要求由连续存储器地址00h～30h所寻址的数据的线程(例如，代理程序)与要求由连续存储器地址A0h～D0h所寻址的数据的另一线程(例如，另一个代理程序)。对于不同线程中每一个线程的数据存取而言，第一存储器列104_1与第二存储器列104_2以图5所示的箭头符号所指示的交错方式来进行存取的。
如上所述，当数据存取系统100被设定为操作于第一操作模式的下时，依据读/写要求所存取的总数据量为32个字节，然而，很有可能存储器列/存储器总线的最大带宽并没有被充分利用，举例来说，在代理程序所要求的数据长度为16个字节的情况下，会浪费50％的带宽。为了解决这个问题，数据存取系统100可被设定为操作于前述的第二操作模式、第三操作模式或第四操作模式其中一个模式下，由于依据读/写要求所存取的总数据大小为16个字节而非32个字节，故带宽的浪费可得以减少或避免。请注意，存储器控制器102应该要适当地设计以允许数据存取系统100运作在前述的第二操作模式、第三操作模式或第四操作模式其中之一，举例来说，分页表(page table)会需要更大的储存空间，且指令调度逻辑电路会更复杂。由于本领域的技术人员可轻易地了解有关于分页表与指令调度逻辑电路的设计细节，故更详尽的说明于此省略以求简洁。
此外，当数据存取系统100被设定为操作在前述的第二操作模式、第三操作模式或第四操作模式其中之一时，因为自不同代理程序/线程所发出的多个读/写要求被允许在存储器总线上同时执行，故数据存取的效率便可获得很大的改善。
请注意，芯片选择讯号对时序的要求较其他的控制讯号严格，因此，由芯片选择讯号所看到的较高负载会降低系统的最高执行速度。对于图1中的数据存取系统100而言，芯片选择总线106_1/106_2耦接于单一存储器列104_1/104_2，因此，数据存取系统100的使用将不会显著地影响系统的最高执行速度，故数据存取系统100便适用于任何的高速应用。
除了前述的芯片选择讯号，某些控制讯号也可被视为对时序要求较严格的讯号。举例来说，由芯片内讯号终止/频率使能讯号所看到的较高负载也会降低系统的最高执行速度，因此，本发明另提出其它的数据存取系统，其中每一数据存取系统都具有被传送至不同存储器列的多个可设定(configurable)的芯片选择讯号与芯片内讯号终止/频率使能讯号。更进一步的说明将详述如下。
请参考图6，图6为本发明数据存取系统的第二实施方式的示意图。数据存取系统600的硬件架构与数据存取系统100的硬件架构相似，而主要的差异之处在于：数据存取系统600另包含有多个芯片内讯号终止总线(ODT bus)，其包含有至少一个第一芯片内讯号终止总线606_1与第二芯片内讯号终止总线606_2，其中第一芯片内讯号终止总线606_1耦接于存储器控制器102与第一存储器列1041之间，以及第二芯片内讯号终止总线606_2耦接于存储器控制器102与第二存储器列104_2之间。请注意，依据本发明所提出的数据存取系统600的设计规则，所使用的芯片选择总线的数目、所使用的芯片内讯号终止总线的数目以及所使用的专用总线组的数目应该在所使用的存储器列的数目调整时进行相对应的调整。
在数据存取系统600的实施方式中，共享总线108可包含多个地址总线以传送存储器地址及/或存储器库地址。在数据存取系统600的另一个实施方式中，共享总线108可包含多个指令总线以传送指令，例如频率使能讯号、重置讯号、行地址选通讯号、列地址选通讯号及/或写入使能讯号。在数据存取系统600的又一个实施方式中，共享总线108可包含前述的所有的地址总线与指令总线。
在数据存取系统600的一个实施方式中，第一组专用总线110_1与第二组专用总线组110_2中的每一组总线可包含有多个数据总线，用以传送要写入至相对应的存储器列的数据或传送从相对应的存储器列所读取出的数据。在数据存取系统600的另一个实施方式中，第一组专用总线110_1与第二组专用总线组110_2中的每一组总线可包含多个数据屏蔽总线，用以传送输入/输出屏蔽讯号，其中当输入/输出屏蔽讯号被选定时，会抑制数据的输入/输出。在数据存取系统600的又一个实施方式中，第一组专用总线110_1与第二组专用总线组110_2中的每一组总线可包含有多个数据选通总线，用以传送数据选通讯号。在数据存取系统600的再另一实施方式中，第一组专用总线110_1与第二组专用总线组110_2中的每一组总线可包含前述的所有的数据总线、数据屏蔽总线以及数据选通总线。
请参考图7，图7为本发明数据存取系统的第三实施方式的示意图。数据存取系统700的硬件架构与数据存取系统100的硬件架构相似，而主要的差异之处在于：数据存取系统700另包含有多个频率使能总线(CKE bus)，其包含有至少一个第一频率使能总线706_1与第二频率使能总线706_2，其中第一频率使能总线706_1耦接于存储器控制器102与第一存储器列104_1之间，以及第二频率使能总线706_2耦接于存储器控制器102与第二存储器列104_2之间。请注意，依据本发明所提出的数据存取系统700的设计规则，所使用的芯片选择总线的数目、所使用的频率使能总线的数目以及所使用的专用总线组的数目应该在所使用的存储器列的数目调整时进行相对应的调整。
在数据存取系统700的实施方式中，共享总线108可包含多个地址总线，用来传送存储器地址及/或记忆器地址。在数据存取系统700的另一个实施方式中，共享总线108可包含多个指令总线，用来传送指令，例如芯片内讯号终止讯号、重置讯号、行地址选通讯号、列地址选通讯号及/或写入使能讯号。在数据存取系统700的又一个实施方式中，共享总线108可包含前述的所有的地址总线与指令总线。
在数据存取系统700的实施方式中，第一组专用总线110_1与第二组专用总线组110_2中的每一组总线可包含有多个数据总线，用来传送要写入至相对应的存储器列的数据或传送从相对应的存储器列所读取出的数据。在数据存取系统700的另一个实施方式中，第一组专用总线110_1与第二组专用总线组110_2中的每一组总线可包含多个数据屏蔽总线，用来传送输入/输出屏蔽讯号，其中当输入/输出屏蔽讯号被选定时，会抑制数据的输入/输出。在数据存取系统700的又一个实施方式中，第一组专用总线110_1与第二组专用总线组110_2中的每一组总线可包含有多个数据选通总线，用来传送数据选通讯号。在数据存取系统700的又一个实施方式中，第一组专用总线110_1与第二组专用总线组110_2中的每一组总线可包含前述的所有的数据总线、数据屏蔽总线以及数据选通总线。
请参考图8，图8为本发明数据存取系统的第四实施方式的示意图。因为芯片选择讯号、芯片内讯号终止讯号以及频率使能讯号是对时序要求较严格的讯号，故数据存取系统800便设计为具有专用的芯片选择总线(例如，106_1与106_2)、芯片内讯号终止总线(例如，606_1与606_2)与频率使能总线(例如，706_1与706_2)包含于其中，以达到最佳的系统效能。本领域的技术人员当可于阅读以上阐述数据存取系统600/700所示的段落后轻易地了解数据存取系统800的共享总线108、第一组专用总线110_1以及第二组专用总线110_2的可能实施方式，故更详尽的说明于此省略以求简洁。
请注意，数据存取系统600、700与800也可支持上述的多个不同操作模式。举例来说，数据存取系统600、700与800中的每一数据存取系统可具有如图3、图4或图5所示的相同存储器存取操作。对于操作于所支持的多个操作模式的其中之一的数据存取系统100而言，相同的芯片内讯号终止/频率使能总线是第一存储器列104_1与第二存储器列104_2之间所共享的。要注意的是，当第二芯片选择讯号CS2没有被选定时，传送至第二存储器列104_2的第一芯片内讯号终止/频率使能指令对第二存储器列104_2而言并没有任何作用，以及当第一芯片选择讯号CS1没有被选定时，传送至第一存储器列104_1的第二芯片内讯号终止/频率使能指令对第一存储器列104_1而言并没有任何作用。简单来说，只要多个存储器装置的其中之一有需要，则芯片内讯号终止/频率使能指令便可以被选定，而被选定的芯片内讯号终止/频率使能指令的额外周期对另一个存储器装置而言是无害的。
对于操作于所支持的多个操作模式的其中之一的数据存取系统600/800言，专用芯片内讯号终止总线指派至第一存储器列104_1，且另一专用芯片内讯号终止总线指派至第二存储器列104_2，以分别控制第一、第二存储器列104_1、104_2。对于操作于所支持的多个操作模式的其中之一的数据存取系统700/800言，专用频率使能总线指派至第一存储器列104_1，且另一专用频率使能总线指派至第二存储器列104_2，以分别控制第一、第二存储器列104_1、104_2。因此，第一存储器列104_1通过第一芯片选择总线106_1、第一芯片内讯号终止/频率使能总线606_1/706_1、一组共享总线108以及第一组专用总线110_1来进行存取，且第二存储器列104_2则通过第二芯片选择总线106_2、第二芯片内讯号终止/频率使能总线606_2/706_2、共享总线108以及第二组专用总线110_2来进行存取。
本领域中技术人员应能理解，在不脱离本发明的精神和范围的情况下，可对本发明做许多更动与改变。因此，上述本发明的范围具体应以后附的权利要求界定的范围为准。

Claims (30)

1.一种数据存取系统，包含有：
存储器控制器；
多个存储器列，包含有至少一个第一存储器列与第二存储器列；
多个芯片选择总线，包含有至少一个第一芯片选择总线与第二芯片选择总线，所述第一芯片选择总线耦接于所述存储器控制器与所述第一存储器列之间，所述第二芯片选择总线耦接于所述存储器控制器与所述第二存储器列之间；
一组共享总线，由所述第一、第二存储器列所共享且耦接于所述存储器控制器与第一、第二存储器列中的每一存储器列之间；
第一组专用总线，专用于所述第一存储器列且耦接于所述存储器控制器与所述第一存储器列之间；以及
第二组专用总线，专用于所述第二存储器行且耦接于所述存储器控制器与所述第二存储器列之间。
2.如权利要求1所述的数据存取系统，其特征在于，所述共享总线包含有多个地址总线。
3.如权利要求1所述的数据存取系统，其特征在于，所述共享总线包含有多个指令总线。
4.如权利要求1所述的数据存取系统，其特征在于，所述第一组专用总线与所述第二组专用总线中的每一组专用总线包含有多个数据总线。
5.如权利要求1所述的数据存取系统，其特征在于，所述第一组专用总线与所述第二组专用总线中的每一组专用总线包含有至少一个数据屏蔽总线。
6.如权利要求1所述的数据存取系统，其特征在于，所述第一组专用总线与所述第二组专用总线中的每一组专用总线包含有至少一个数据选通总线。
7.如权利要求1所述的数据存取系统，其特征在于，所述存储器控制器通过同时选定经由所述第一、第二芯片选择总线来分别传送至所述第一、第二存储器列的第一芯片选择讯号与第二芯片选择讯号、同时产生经由所述共享总线传送至所述第一、第二存储器列的指令以及同时产生经由所述共享总线传送至所述第一、第二存储器列的存储器地址，来存取所述第一、第二存储器列中分别经由所述第一组专用总线与所述第二组专用总线所传送的第一数据与第二数据。
8.如权利要求1所述的数据存取系统，其特征在于，所述存储器控制器通过连续选定经由所述第一、第二芯片选择总线来分别传送至所述第一、第二存储器列的第一芯片选择讯号与第二芯片选择讯号、连续产生经由所述共享总线传送至所述第一、第二存储器列的第一指令与第二指令以及连续产生经由所述共享总线传送至所述第一、第二存储器列的第一存储器地址与第二存储器地址，来存取所述第一、第二存储器列中分别经由所述第一组专用总线与所述第二组专用总线所传送的第一数据与第二数据。
9.如权利要求8所述的数据存取系统，其特征在于，经由所述第一组专用总线来传送所述第一数据的时段与经由所述第二组专用总线来传送所述第二数据的时段部分重叠。
10.如权利要求8所述的数据存取系统，其特征在于，所述第一数据与所述第二数据是根据单个线程来进行存取。
11.如权利要求10所述的数据存取系统，其特征在于，关于所述单个线程的数据存取，所述第一存储器列与所述第二存储器列以交错方式来进行存取。
12.如权利要求8所述的数据存取系统，其特征在于，所述第一数据与所述第二数据分别根据不同的线程来进行存取。
13.如权利要求12所述的数据存取系统，其特征在于，关于所述不同的线程中的每一线程的数据存取，所述第一存储器列与所述第二存储器列以交错方式来进行存取。
14.如权利要求1所述的数据存取系统，其特征在于，另包含有：
多个芯片内讯号终止总线，包含有至少一个第一芯片内讯号终止总线与第二芯片内讯号终止总线，所述第一芯片内讯号终止总线耦接于所述存储器控制器与所述第一存储器列之间，所述第二芯片内讯号终止总线耦接于所述存储器控制器与所述第二存储器列之间。
15.如权利要求1所述的数据存取系统，其特征在于，另包含有：
多个频率使能总线，包含有至少一个第一频率使能总线与第二频率使能总线，所述第一频率使能总线耦接于所述存储器控制器与所述第一存储器列之间，所述第二频率使能总线耦接于所述存储器控制器与所述第二存储器列之间。
16.一种数据存取方法，包含有：
将第一芯片选择总线耦接至第一存储器列；
将第二芯片选择总线耦接至第二存储器列；
由所述第一、第二存储器列来共享一组共享总线；
使用专用于所述第一存储器列的第一组专用总线；
使用专用于所述第二存储器列的第二组专用总线；
经由至少所述第一芯片选择总线、所述共享总线以及所述第一组专用总线，来存取所述第一存储器列；以及
经由至少所述第二芯片选择总线、所述共享总线以及所述第二组专用总线，来存取所述第二存储器列。
17.如权利要求16所述的数据存取方法，其特征在于，所述共享总线包含有多个地址总线。
18.如权利要求16所述的数据存取方法，其特征在于，所述共享总线包含有多个指令总线。
19.如权利要求16所述的数据存取方法，其特征在于，所述第一组专用总线与所述第二组专用总线中的每一组专用总线包含有多个数据总线。
20.如权利要求16所述的数据存取方法，其特征在于，所述第一组专用总线与所述第二组专用总线中的每一组专用总线包含有至少一个数据屏蔽总线。
21.如权利要求16所述的数据存取方法，其特征在于，所述第一组专用总线与所述第二组专用总线中的每一组专用总线包含有至少一个数据选通总线。
22.如权利要求16所述的数据存取方法，其特征在于，存取所述第一存储器列与存取所述第二存储器列的步骤包含有：
同时选定经由所述第一、第二芯片选择总线来分别传送至所述第一、第二存储器列的第一芯片选择讯号与第二芯片选择讯号；
同时产生经由所述共享总线传送至所述第一、第二存储器列的指令；以及
同时产生经由所述共享总线传送至所述第一、第二存储器列的存储器地址。
23.如权利要求16所述的数据存取方法，其特征在于，存取所述第一存储器列与存取所述第二存储器列的步骤包含有：
通过连续选定经由所述第一、第二芯片选择总线来分别传送至所述第一、第二存储器列的第一芯片选择讯号与第二芯片选择讯号、连续产生经由所述共享总线传送至所述第一、第二存储器列的第一指令与第二指令以及连续产生经由所述共享总线传送至所述第一、第二存储器列的第一存储器地址与第二存储器地址，来存取所述第一、第二存储器列中分别经由所述第一组专用总线与所述第二组专用总线所传送的第一数据与第二数据。
24.如权利要求23所述的数据存取方法，其特征在于，经由所述第一组专用总线传送所述第一数据的时段与经由所述第二组专用总线传送所述第二数据的时段部分重叠。
25.如权利要求23所述的数据存取方法，其特征在于，所述第一数据与所述第二数据根据单个线程来进行存取。
26.如权利要求25所述的数据存取方法，其特征在于，关于所述单个线程的数据存取，所述第一存储器列与所述第二存储器列以交错方式来进行存取。
27.如权利要求23所述的数据存取方法，其特征在于，所述第一数据与所述第二数据分别根据不同的线程来进行存取。
28.如权利要求27所述的数据存取方法，其特征在于，关于所述不同的线程中的每一线程的数据存取，所述第一存储器列与所述第二存储器列以交错方式来进行存取。
29.如权利要求16所述的数据存取方法，其特征在于，另包含有：
将第一芯片内讯号终止总线耦接于所述第一存储器列；以及
将第二芯片内讯号终止总线耦接于所述第二存储器列；
其中存取所述第一存储器列的步骤包含有：
经由所述第一芯片选择总线、所述第一芯片内讯号终止总线、所述共享总线以及所述第一组专用总线，来存取所述第一存储器列；以及
存取所述第二存储器列的步骤包含有：
经由所述第二芯片选择总线、所述第二芯片内讯号终止总线、所述共享总线以及所述第二组专用总线，来存取所述第二存储器列。
30.如权利要求16所述的数据存取方法，其特征在于，另包含有：
将第一频率使能总线耦接至所述第一存储器列；以及
将第二频率使能总线耦接至所述第二存储器列；
其中存取所述第一存储器列的步骤包含有：
经由所述第一芯片选择总线、所述第一频率使能总线、所述共享总线以及所述第一组专用总线，来存取所述第一存储器列；以及
存取所述第二存储器列的步骤包含有：
经由所述第二芯片选择总线、所述第二频率使能总线、所述共享总线以及所述第二组专用总线，来存取所述第二存储器列。
CN2012101205902A 2011-04-25 2012-04-23 数据存取系统与数据存取方法 Pending CN102760108A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/092,989 2011-04-25
US13/092,989 US20120272013A1 (en) 2011-04-25 2011-04-25 Data access system with at least multiple configurable chip select signals transmitted to different memory ranks and related data access method thereof

Publications (1)

Publication Number Publication Date
CN102760108A true CN102760108A (zh) 2012-10-31

Family

ID=47022164

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012101205902A Pending CN102760108A (zh) 2011-04-25 2012-04-23 数据存取系统与数据存取方法

Country Status (3)

Country Link
US (1) US20120272013A1 (zh)
CN (1) CN102760108A (zh)
TW (1) TW201243608A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015158264A1 (zh) * 2014-04-17 2015-10-22 华为技术有限公司 控制内存芯片的方法、芯片控制器和内存控制器
CN106970885A (zh) * 2017-03-31 2017-07-21 山东山大电力技术有限公司 一种数据管理方法及系统
CN108628778A (zh) * 2017-03-23 2018-10-09 发那科株式会社 多存储列sdram控制方法以及sdram控制器

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014062543A2 (en) * 2012-10-15 2014-04-24 Rambus Inc. Memory rank and odt configuration in a memory system
TWI498812B (zh) * 2013-01-07 2015-09-01 Mstar Semiconductor Inc 資料存取方法以及使用此資料存取方法的電子裝置
US20140325105A1 (en) * 2013-04-26 2014-10-30 Advanced Micro Devices, Inc. Memory system components for split channel architecture
KR102181937B1 (ko) * 2014-03-07 2020-11-23 에스케이하이닉스 주식회사 반도체 시스템
US20160124639A1 (en) * 2014-11-05 2016-05-05 SanDisk Technologies, Inc. Dynamic storage channel
US11133042B2 (en) 2016-06-27 2021-09-28 SK Hynix Inc. Semiconductor memory system and semiconductor memory device, which can be remotely initialized
US11217286B2 (en) 2016-06-27 2022-01-04 SK Hynix Inc. Semiconductor memory device with power down operation
KR102592359B1 (ko) * 2016-06-27 2023-10-20 에스케이하이닉스 주식회사 반도체장치
US10181346B2 (en) 2016-08-02 2019-01-15 SK Hynix Inc. Semiconductor devices and operations thereof
US10037788B2 (en) 2016-08-02 2018-07-31 SK Hynix Inc. Semiconductor devices and semiconductor systems
US10565151B2 (en) * 2017-11-09 2020-02-18 Micron Technology, Inc. Memory devices and systems with parallel impedance adjustment circuitry and methods for operating the same
KR102447493B1 (ko) * 2017-12-04 2022-09-26 삼성전자주식회사 랭크 단위로 메모리 장치를 트레이닝하는 전자 장치 및 그것의 메모리 트레이닝 방법
KR20210070557A (ko) * 2019-12-05 2021-06-15 삼성전자주식회사 온-다이 터미네이션의 제어 방법 및 이를 수행하는 메모리 시스템

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5526506A (en) * 1970-12-28 1996-06-11 Hyatt; Gilbert P. Computer system having an improved memory architecture
US20040006664A1 (en) * 2002-07-02 2004-01-08 Amir Helzer System and method for efficient chip select expansion
US6876589B2 (en) * 2002-02-11 2005-04-05 Micron Technology, Inc. Method and apparatus for supplementary command bus
US20080084769A1 (en) * 2006-10-06 2008-04-10 Siva Raghuram Memory system and method for operating a memory system
US20090157994A1 (en) * 2006-05-02 2009-06-18 Hampel Craig E Memory module with reduced access granularity
US20090273960A1 (en) * 2008-04-30 2009-11-05 International Business Machines Corporation System for providing on-die termination of a control signal bus
US20100169564A1 (en) * 2008-12-29 2010-07-01 Sunplus Technology Co., Ltd. Apparatus and method for accessing data

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2394703A (en) * 1942-07-06 1946-02-12 Lipson Edward Soil analysis by radiant energy
US5459846A (en) * 1988-12-02 1995-10-17 Hyatt; Gilbert P. Computer architecture system having an imporved memory
US7325971B2 (en) * 2005-05-25 2008-02-05 Fons Lloyd C Method and apparatus for locating hydrocarbon deposits

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5526506A (en) * 1970-12-28 1996-06-11 Hyatt; Gilbert P. Computer system having an improved memory architecture
US6876589B2 (en) * 2002-02-11 2005-04-05 Micron Technology, Inc. Method and apparatus for supplementary command bus
US20040006664A1 (en) * 2002-07-02 2004-01-08 Amir Helzer System and method for efficient chip select expansion
US20090157994A1 (en) * 2006-05-02 2009-06-18 Hampel Craig E Memory module with reduced access granularity
US20080084769A1 (en) * 2006-10-06 2008-04-10 Siva Raghuram Memory system and method for operating a memory system
US20090273960A1 (en) * 2008-04-30 2009-11-05 International Business Machines Corporation System for providing on-die termination of a control signal bus
US20100169564A1 (en) * 2008-12-29 2010-07-01 Sunplus Technology Co., Ltd. Apparatus and method for accessing data

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015158264A1 (zh) * 2014-04-17 2015-10-22 华为技术有限公司 控制内存芯片的方法、芯片控制器和内存控制器
CN105095122A (zh) * 2014-04-17 2015-11-25 华为技术有限公司 控制内存芯片的方法、芯片控制器和内存控制器
CN105095122B (zh) * 2014-04-17 2018-03-27 华为技术有限公司 控制内存芯片的方法、芯片控制器和内存控制器
CN108628778A (zh) * 2017-03-23 2018-10-09 发那科株式会社 多存储列sdram控制方法以及sdram控制器
CN106970885A (zh) * 2017-03-31 2017-07-21 山东山大电力技术有限公司 一种数据管理方法及系统

Also Published As

Publication number Publication date
TW201243608A (en) 2012-11-01
US20120272013A1 (en) 2012-10-25

Similar Documents

Publication Publication Date Title
CN102760108A (zh) 数据存取系统与数据存取方法
US8307190B2 (en) Memory control device, memory device, and memory control method
US6546476B1 (en) Read/write timing for maximum utilization of bi-directional read/write bus
EP1665056B1 (en) Multiple processor system and method including multiple memory hub modules
KR100252048B1 (ko) 반도체 메모리장치의 데이터 마스킹 회로 및 데이터 마스킹방법
US7539812B2 (en) System and method to increase DRAM parallelism
CN102016809A (zh) 存储器控制装置、存储器系统、半导体集成电路和存储器控制方法
JP2007183816A (ja) メモリ制御装置
US20210280226A1 (en) Memory component with adjustable core-to-interface data rate ratio
US7996601B2 (en) Apparatus and method of partially accessing dynamic random access memory
JP2002109882A (ja) 半導体メモリ装置、メモリシステム、及びメモリデータアクセス方法
CN113360424A (zh) 基于多通路独立axi总线的rldram3控制器
US20220357846A1 (en) Adjustable access energy and access latency memory system and devices
US8347026B2 (en) Memory device and memory device control method
KR970705084A (ko) 감소된 핀 계수를 가진 집적된 제 1 버스 및 제 2 버스 콘트롤러(Integrated primary Bus and Secondary Bus Controller with Reduced Pin Count)
US9263112B2 (en) Semiconductor integrated circuit
US20130097388A1 (en) Device and data processing system
US4884191A (en) Memory array unit for computer
JP2009032055A (ja) データ記憶装置
KR100690597B1 (ko) 이중모드 직접메모리접근을 지원하는 중앙처리장치를이용한 단일모드 직접메모리접근 구현 방법
WO2007116485A1 (ja) メモリ装置、そのインタフェース回路、メモリ・システム、メモリ・カード、回路基板及び電子機器
KR20040010493A (ko) 고속 메모리를 사용한 멀티 채널 컨트롤러 장치 및 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20121031