CN102751995A - 一种基于fpga的抗多位错误翻转rs码检错纠错系统 - Google Patents

Abstract

本发明公开了一种基于FPGA的抗多位错误翻转RS码检错纠错系统，采用GF(2⁴)域的缩短RS(8，4)码，它包括：控制电路、编码器、存储器、译码器；在待保护数据写入存储器之前对其进行编码产生校验位，将产生的校验位置于待保护数据信息后面一起写入存储器；从存储器读数据时，首先经过译码模块纠错后再将数据读出。本发明可以纠正基于SRAM存储器的最大连续8bits错误翻转，从而对基于SRAM的存储器进行加固。

Description

一种基于FPGA的抗多位错误翻转RS码检错纠错系统

技术领域

本发明涉及一种检错纠错系统，特别涉及一种可以纠正基于SRAM的存储器多位错误翻转的基于FPGA的抗多位翻转RS码检错纠错系统。

背景技术

基于SRAM的存储器器件已经广泛应用于各类航天器件以及卫星上，但是由于太空中的高能粒子撞击以及电磁辐射等恶劣的环境，将导致基于SRAM的存储器件逻辑状态发生翻转：原来存储位的″0″变为″1″，或者″1″变为″0″，造成系统功能紊乱。而随着工艺尺寸进入纳米时代，芯片上晶体管的密度越来越高，密度的增高使得存储单元之间的距离逐渐减小，距离的减小意味着以上这种错误可能造成多个单元的状态发生错误的翻转，这就是多位错误翻转(Multiple Bits Up sets，MBUs)。美国NASA宇航局的JPL实验室通过一系列的试验发现：在Virtex-4(90nm)系列的FPGA中MBUs的发生概率几乎是Virtex-II(130nm)系列的3倍，是Virtex(220nm)系列的69倍，这证明了随着工艺尺寸的降低，FPGA中MBUs的发生概率会越来越高，而FPGA中包含大量的SRAM存储单元，它们对于尺寸的变化所导致的MBUs更为敏感。很多的辐射实验也表明存储器中MBUs与工艺密切相关，在90nm时，存储器中2位MBUs的发生概率约为60％，当工艺为65nm时，3位和4位MBUs的概率达到了45％，而且随着工艺进入亚微米量级(小于90mm)时，MBUs引起的错误翻转位数已经达到13位。

为了对抗存储器数据的多位错误翻转，有人发明了一种可用于大容量存储器的RS(256，252)码纠错译码芯片(公开号：CN 1773863A)。该纠错译码芯片的乘法和求逆运算运用查表和模加运算实现，由于是在GF(28)域，查表法需要大量的资源，以大量的面积获取速度，有些得不偿失；其次，没有考虑到当信息位无错码时，可以停止chien搜索，终止纠错，因为没必要纠错；再次，没有考虑到当错码个数大于纠错能力时，可以放弃纠错，因为会越纠越错；最后，没有系统的RS编码，RS码只有在数据编码之后才可以译码纠错，这个发明的芯片并不能做到即插即用。还有人发明了相似的一种基于FPGA的高速RS编译码器实现方法(CN 102122964A)，采用三级流水线实现译码，使用双时钟驱动，以及大量的常系数乘法器，这些方法虽然能在一定程度上提高速度，但是对于最重要的最耗资源的关键方程求解部分却未有改善，虽然将常数乘法器转换为纯组合逻辑的异或运算，但是多级的纯组合逻辑只会拖慢系统速度，大大影响系统的速度和性能，这并不适合实际的工程应用。

因而，设计一个能够从数据写入存储器之初就开始进行编码防护，直到从存储器读出数据时，再进行译码保护的、即插即用的、耗费资源少、效率较高的、可以用来加固容易发生多位错误翻转的存储器的检错纠错系统显得尤为必要，本发明基于FPGA的抗多位错误翻转RS码检错纠错系统就应运而生。

发明内容

本发明的目的在于，提供一种对存储器的多位错误翻转进行检错纠错的RS码检错纠错系统，使得写入存储器中的数据首先通过RS码检错纠错系统编码后存入存储器，当存储器遭受多位错误翻转时，RS码检错纠错系统能够通过译码将错误检测出来并纠正。

本发明的技术方案是：一种基于FPGA的抗多位错误翻转RS码检错纠错系统，它包括：控制电路、编码器、存储器、译码器；其中译码器包括校验子计算电路、chien搜索电路、关键方程求解电路、错码个数计数电路、错误图样FIFO、纠错电路。控制电路与编码器、译码器的错码个数计数电路、以及chien搜索电路相连接，控制数据的读写操作，以及根据错码个数计数电路的输出产生控制信号。在待保护数据写入存储器之前，控制电路首先控制待保护数据经过RS编码器，产生校验数据，将校验数据置于待保护数据后面一起写入存储器；k位信息位置于第(n-1)位到第(n-k)位，(n-k)位校验位置于第(n-k-1)位到第0位。编码器采用以生成多项式g(x)为模的除法电路，利用线性反馈移位寄存器实现，用于对待保护数据进行编码产生相应的校验位；其中的乘g₀，g₁，g₂，...，g_2t-1运算采用常数乘法器实现。存储器为SRAM型，用于存储待保护数据和相应的校验位，且校验位位于待保护信息数据后面。校验子计算电路，采用Horner准则-嵌套的乘累加实现，校验子计算电路的乘法器采用加D触发器分割的常数乘法器实现，用于计算校验子的值，并将校验子序列S串行输出到关键方程求解电路。关键方程求解电路，采用改进的无逆BM迭代算法实现，用于计算错误位置多项式σ(x)和错误值多项式ω(x)的系数；关键方程求解电路的乘法运算采用基于弱对偶基的比特并行乘法器实现，关键方程求解电路的平方运算采用常规基实现；其中的改进的无逆的BM迭代算法采用反向时钟控制，即在时钟上升沿计算Δ^(k+1)，在时钟下降沿计算Λ^(k+1)，以便在求出Δ^(k+1)的值后，能够马上用于计算Λ^(k+1)；chien搜索电路用于搜索使错误位置多项式σ(x)＝0的根。错码个数计数电路用于计数使错误位置多项式σ(x)＝0的根的个数，并根据错码情况向控制电路输出相应的信息。错误图样FIFO，在FPGA上直接实现，用于把错误值计算模块计算出的错误值依次缓存到FPGA芯片的错误图样FIFO中。错误值计算电路，采用Forney算法实现，其中的有限域元素求逆和求幂运算，均采用查ROM表方法实现。编码器和译码器均是在一片Xilinx Virtex-4系列器件XC4VLX15上实现的。

本发明具有积极的效果：(1)采用错码个数计数电路，避免了错码个数大于纠错能力时，出现越纠越错的现象；避免了信息位无错时，花费资源进行chien搜索，纠正没必要的错误，提高了系统运行速度和系统可靠性；(2)针对不同的编译码步骤，使用最适合的乘法器，使效率最高，易于在FPGA上快速高效可靠的实现；(3)本发明的RS(8，4)码检错纠错系统在GF(2⁴)域上，可以纠正最多连续8bits错误，可靠性比较高，且比较适合计算机的字长；并且可以即插即用。

附图说明

图1为本发明提供的一种基于FPGA的抗多位错误翻转RS码检错纠错系统总体结构图。

图2为本发明提供的一种基于FPGA的抗多位错误翻转RS码检错纠错系统编码模块图。

图3为本发明提供的GF(2⁴)域中常数乘法器乘α²电路结构图。

图4为本发明提供的校验子计算模块实现电路结构图。

图5为本发明提供的对偶基实现的比特并行乘法器框图。

图6为本发明提供的chien搜索模块判断r_n-1是否为错误位置的电路结构图。

具体实施方式

请参阅图1，本发明所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统包括控制电路、编码器、译码器、存储器；其中译码器包括校验子计算电路、chien搜索电路、关键方程求解电路、错码个数计数电路、错误图样FIFO、纠错电路。

请参阅图2，本发明中，所述的编码器，采用以生成多项式g(x)为模的除法电路，利用线性反馈移位寄存器实现编码，其求余运算用(n-k)级移位寄存器实现。当控制电路控制待保护数据写入存储器时，首先控制待保护的数据进入编码器。编码具体步骤为：(1)首先寄存器R₀～R_2t-1全部清0，即寄存器R₀～R₃全部清0，当时钟信号到来时，开关接通A点，同时开关C闭合，输入待编码数据，并将之分成两路，一路直接输出，另一路送入除法电路进行移位求余运算，每个时钟周期移位一个字节；(2)当已经经历k个时钟信号的时候，待编码的信息全部输入，完成求余运算，此时移位寄存器R₀～R₃里存的就是所求的余数，即为RS码的校验位；(3)当k+1个时钟信号到来的时候，开关接通B点，同时开关C断开，寄存器中的数据依次移位输出，在经过2t个时钟周期后，寄存器中数据全部移出，这2t个校验位跟在原来输入原始信息数据的后面，组成RS(n，k)码输出，完成一组RS码编码；(4)下一个时钟到来的时候，寄存器全部清零，重复步骤(1)(2)(3)(4)，完成下一组数据的编码。编码完毕后，将信息位与产生的校验位一起写入所述的SRAM型存储器。(注：2t＝n-k，t为最大可纠错码字个数，k为每个码字包含的二进制个数，(n-k)为校验码字个数)

请参阅图3，本发明中，所述的编码模块的乘法器采用常数乘法器组成。对于GF(2⁴)域的RS编解码，GF(2⁴)域中每个元素都可以表示成它的自然基底{1，α，α²，α³}的线性组合：a＝a₀+a₁α+a₂α²+a₃α³，由GF(2⁴)域的本原多项式P(x)＝1+x+x⁴，得1+α＝α⁴，在a乘以α²后，则其乘积项

α²(a₀+a₁α+a₂α²+a₃α³)＝a₀α²+a₁α³+a₂α⁴+a₃α⁵

＝a₀α²+a₁α³+a₂(1+α)+a₃(α+α²)

＝a₂+(a₂+a₃)α+(a₀+a₃)α²+a₁α³

＝a′₀+a′₁α+a′₂α²+a′₃α³

其中，

$\left\{\begin{array}{c}{a}_0^{\′}=a_2\\ a_1^{\′}=a_2+a_3\\ a_2^{\′}=a_0+a_3\\ a_3^{\′}=a_1\end{array}\right.$

这样，即把复杂的乘法器转换成常数乘法器，电路转换成用异或门电路构成。这样的常数乘法器可以大大节约硬件资源，提高系统的运行速度。

请参阅图4，本发明中，所述的校验子计算模块，其中的校验子S的计算方式是采用Horner准则，利用嵌套的乘累加运算计算校验子。校验子计算公式

S_j＝R(α^j)＝r_n-1(α^j)^n-1+r_n-2(α^j)^n-2+...+r₁α+r₀

＝(...((r_n-1α^j+r_n-2)α^j+r_n-2)α^j+...+r₁)α^j+r₀

将n＝8带入上式，校验子为：

$\left\{\begin{array}{c}{S}_1=(...((r_7\mathrm{\α}+r_6)\mathrm{\α}+r_5)\mathrm{\α}+...+r_1)\mathrm{\α}+r_0\\ S_2=(...((r_7{\mathrm{\α}}^2+r_6){\mathrm{\α}}^2+r_5){\mathrm{\α}}^2+...+r_1){\mathrm{\α}}^2+r_0\\ S_3\text{=}(...((r_7{\mathrm{\α}}^3+r_6){\mathrm{\α}}^3+r_5){\mathrm{\α}}^3+...+r_1){\mathrm{\α}}^3+r_0\\ S_4=(...((r_7{\mathrm{\α}}^4+r_6){\mathrm{\α}}^4+r_5){\mathrm{\α}}^4+...+r_1){\mathrm{\α}}^4+r_0\end{array}\right.$

校验子计算步骤：(1)初始化，寄存器D0～D3全部清零。(2)接收码字移入校验子计算电路，每周期移入一位接收码字；(3)8个时钟周期结束的时候，接收码字全部移入，每个寄存器中存储的就是所求的校验子。

所计算出的校验子S如果为零，即无错码，此时直接将原始数据去掉校验位后输出；如果校验子S不为零，则输出sc_done的控制信号，启动下一步关键方程求解电路工作。

请参阅图5，本发明中，译码器电路的乘法器采用弱对偶基实现的比特并行乘法器实现。整个乘法器分成四个部分：自然基到弱对偶基坐标变换模块、对偶基系数扩展模块、乘法模块、弱对偶基到自然基坐标变换模块。其中A、B为自然基表示的两个元素，B₀～B₃为将自然基B转换为弱对偶基表示，C为元素A和元素B的乘积。具体实现电路如下：

GF(2⁴)域本原多项式为：P(x)＝1+x+x⁴

GF(2⁴)域的自然基底为：{1，α，α²，α³}

对应的最优弱对偶基为：{1，α³，α²，α}

从自然基到弱对偶基的变换可写为：

$\left\{\begin{array}{c}{b_0}^{*}=b_0\\ {b_1}^{*}=b_3\\ {b_2}^{*}=b_2\\ {b_3}^{*}=b_1\end{array}\right.$

弱对偶基下的扩展系数计算公式为：

${b_{4+l}}^{*}={b_l}^{*}+{b_{1+l}}^{*}$ (l＝0，1，2)

可进一步写成：

$\left\{\begin{array}{c}{b_4}^{*}={b_0}^{*}+{b_l}^{*}\\ {b_5}^{*}={b_1}^{*}+{b_2}^{*}\\ {b_6}^{*}={b_2}^{*}+{b_2}^{*}\end{array}\right.$

可以得到GF(2⁴)域下弱对偶基乘法公式为：

$\left\{\begin{array}{c}{c_0}^{*}={b_0}^{*}{a}_0+{b_1}^{*}{a}_1+{b_1}^{*}{a}_2+{b_1}^{*}{a}_3\\ {c_1}^{*}={b_1}^{*}{a}_0+{b_2}^{*}{a}_1+{b_3}^{*}{a}_2+{b_4}^{*}{a}_3\\ {c_2}^{*}={b_2}^{*}{a}_0+{b_3}^{*}{a}_1+{b_4}^{*}{a}_2+{b_5}^{*}{a}_3\\ {c_3}^{*}={b_3}^{*}{a}_0+{b_4}^{*}{a}_1+{b_5}^{*}{a}_2+{b_6}^{*}{a}_3\end{array}\right.$

从弱对偶基到自然基的坐标变换关系为：

$\left\{\begin{array}{c}{c}_0={c_0}^{*}\\ c_1={c_3}^{*}\\ c_2={c_2}^{*}\\ c_3={c_1}^{*}\end{array}\right.$

关键方程求解电路中的平方运算用常规基实现。在GF(2^m)域中，对于所有的正整数都存在一个常规基，这个常规基可以由GF(2^m)域中的一个元素α来构成一个基的集合则GF(2^m)域中任一元素β可以被唯一表示为：

式中b₀，b₁，b₂，...，b_m-1均是取自于GF(2^m)域中元素且采用模二加运算。

采用

作为常规基，有如下的性质：

(1)对于任意α，β∈GF(2^m)，有：(α+β)²＝α²+β²

(2)对于任意元素α有：

(3)若α是GF(2^m)域中m阶本原多项式P(x)的一个根，则GF(2^m)中的α，α²，α⁴，...，

构成P(x)的一个完备的根集。

由以上的性质可得：

${\mathrm{\β}}^2=b_0{\mathrm{\α}}^2+b_1{\mathrm{\α}}^4...+b_{m-1}{\mathrm{\α}}^{2^m}$

$=b_{m-1}\mathrm{\α}+b_0{\mathrm{\α}}^2+b_1{\mathrm{\α}}^4+...+b_{m-2}{\mathrm{\α}}^{2^{m-1}}$

因此，以常规基来表示元素β时，β²的系数是β的一次循环移位。在关键方程求解电路中，可以用此常规基方法实现平方运算，将平方运算转换成非常适合FPGA实现的循环移位，会大大提高系统运行速率。

关键方程求解电路，采用改进的BM算法求错误位置多项式σ(x)，即BM算法中的Λ(x)。这种改进的BM算法避免了复杂的求逆运算，且需要的控制信号少，硬件实现更方便。Λ^(d-1)(x)即为错误位置多项式，也即是BM迭代算法中的错误位置多项式σ(x)。

以下是改进的BM迭代算法步骤：

(1)初始化：Λ⁽⁰⁾(x)＝1，T⁽⁰⁾(x)＝1，L⁽⁰⁾＝0，γ⁽⁰⁾＝1，k＝0

(2)循环迭代，直到k＝δ-1：

(3)Λ^(k)(x)＝γ^(k)Λ^(k)(x)-Δ^(k+1)T^(k+1)(x)x

(7)k＝k+1

请参阅图6，本发明中，所述的chien搜索电路，是求解错误位置多项式σ(x)的根，σ(x)的根的倒数即为错误位置。具体步骤为：将有限域元素α^-(n-1)，α^-(n-2)，...，α^-1，1依次代入错误位置多项式σ(x)，比如若判断r_n-1是否为错误位置，则相当于计算α^-(n-1)是否为σ(x)的根。由于α^-(n-1)＝α^-(n-1)+n＝α，若是根，则σ(α^-(n-1))＝0，有σ(α)＝0，即

σ(α)＝1+σ₁α+σ₂α²...+σ_tα^t＝0。

译码器首先要计算σ₁α，σ₂α²，...，σ_tα^t，然后他们计算的和是否为-1。若是，则α^n-1是错误位置数，即r_n-1有错；否则，r_n-1无错。

Chien搜索电路首先由高位到低位开始搜索k位信息位是否有错码，若依次将α^-(n-1)，α^-(n-2)，...，α^-(n-k)代入错误位置多项式σ(x)后，都不能使σ(x)＝0，即所有的k位信息位α^-(n-1)，α^-(n-2)，...，α^-(n-k)都不是σ(x)＝0的根，亦即是信息位无错码，此时与chien搜索电路相连的错码个数计数电路计数值为0，然后由错码个数计数模块向控制电路输出信号，使控制电路向chien搜索电路输出“chien搜索”信号，进而停止纠错，因为此时没有必要纠错，由控制电路控制存储器中的数据去掉校验位后输出。

在k位信息位搜索完毕之后，若错码个数电路的计数值不为0且不大于t，由错码个数计数模块向控制电路输出信号，使控制电路向chien搜索电路输出“chien搜索继续工作”信号；直到chien搜索结束时，若错码个数计数电路的计数值仍然不大于t，由错码个数计数模块向控制电路输出信号，控制电路向chien搜索电路输出“继续下一步工作”信号，直到完成纠错；在chien搜索结束时，若错码个数计数电路的计数值大于t，此时意味着错码个数大于纠错能力t，不可纠错，由错码个数计数模块向控制电路输出信号，控制电路向chien搜索电路输出“停止下一步工作”信号，进而放弃纠错，因为此时会越纠越错，此时由控制电路控制存储器中的数据去掉校验位后输出。

错码个数计数电路与chien搜索电路相连，每搜出一个使σ(x)＝0的根，错码个数计数电路计数一次。

所述的错误值计算模块，采用Forney算法实现。在用改进的BM迭代算法求得错误位置多项式σ(x)和错误值多项式ω(x)后，即可求得错误值

其中x_i为chien搜索求得的错误位置，σ′(x)为错误位置多项式σ(x)导数。由于用到的RS码都是基于有限域GF(2^m)域，域里面的运算均是模2运算。故对于σ(x)＝1+σ₁x+σ₂x²+σ₃x³+...+σ_tx^t，其导数

σ′(x)＝σ₁+2σ₂x+3σ₃x²+...+tσ_tx^t-1

＝σ₁+σ₃x²+...+σ_mx^m-1

其中，m为≤t的最大奇数。Forney算法中用到的有限域元素求逆，使用查ROM表方法求得，将所用到的元素的逆做成一个ROM，ROM输入地址为有限域元素的值，输出即为该元素的逆；用到的有限域元素求幂运算，也是用查ROM表法实现，输入地址为元素的指数，输出即为该元素的幂。

当错误值计算完毕之后，按先后顺序将错误值存入错误图样FIFO，之后进入纠错电路，控制电路控制存储器中个的数据按先后顺序移入纠错电路，将错误图样FIFO中的值与存储器中数据依次进行模2加，最后将纠正后的值去掉校验字节输出，完成纠错。

本发明能够实现如下功能：(1)本发明可以即插即用，在存储器数据遭受多位错误翻转时，通过本发明可以将错误数据检测并纠正过来；(2)本发明可以在错码个数大于纠错能力或者信息位无错码时，自动停止纠错，提高可靠性；(3)本发明采用的最优对偶基实现的比特并行有限域元素常数乘法器，可以快速高效的实现检错纠错功能，并且可以达到较高的数据吞吐率。

综上所述，以上实施例仅用以说明本发明的技术方案而非对其限制；凡基于上述基本思路，不脱离本创作精神和范围内所做的各种改动和修饰，都应属于本发明所公开的范围。

Claims (11)

1.一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，本发明包括：控制电路、编码器、存储器、译码器；其中译码器包括校验子计算电路、chien搜索电路、关键方程求解电路、错码个数计数电路、错误图样FIFO、纠错电路。

2.根据权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的控制电路与编码器、译码器的错码个数计数电路、以及chien搜索电路相连接；控制数据的读写操作，以及根据错码个数计数电路的输出产生控制信号。

3.根据权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的编码器采用以生成多项式g(x)为模的除法电路，利用线性反馈移位寄存器实现，用于对待保护数据进行编码产生相应的校验位；其中的乘g₀，g₁，g₂，...，g_2t-1运算采用常数乘法器实现。

4.根据权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的存储器为SRAM型，用于存储待保护数据和相应的校验位，且校验位位于待保护信息数据后面。

5.根据权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的校验子计算电路，采用Homer准则-嵌套的乘累加实现，校验子计算电路的乘法器采用加D触发器分割的常数乘法器实现，用于计算校验子S的值。

6.根据权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的关键方程求解电路，采用改进的无逆BM迭代算法实现，用于计算错误位置多项式σ(x)和错误值多项式ω(x)的系数；关键方程求解电路的乘法运算采用基于弱对偶基的比特并行乘法器实现，关键方程求解电路的平方运算采用常规基实现；其中的改进的无逆的BM迭代算法采用反向时钟控制，即在时钟上升沿计算Δ^(k+1)，在时钟下降沿计算Λ^(k+1)，以便在求出Δ^(k+1)的值后，能够马上用于计算Λ^(k+1)。

7.根据权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的chien搜索电路，乘法运算采用基于对偶基的比特并行乘法器实现，用于搜索使错误位置多项式σ(x)＝0的根。

8.根据权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的错码个数计数电路，用于计数使错误位置多项式σ(x)＝0的根的个数，并根据错码情况向控制电路输出相应的信息。

9.按权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的错误图样FIFO，在FPGA上直接实现，用于把错误值计算模块计算出的错误值依次缓存到FPGA芯片的错误图样FIFO中。

10.按权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的错误值计算电路，采用Fomey算法实现，其中的有限域元素求逆和求幂运算，均采用查ROM表方法实现。

11.按权利要求1所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，所述的编码器和译码器均是在一片Xilinx Virtex-4系列器件XC4VLX15上实现的。

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