CN111477149A - 数据输出电路及数据输出方法、显示装置 - Google Patents

Abstract

数据输出电路及数据输出方法、显示装置，该数据输出电路包括：移位寄存器子电路、有效信号生成子电路和输入输出缓存子电路，移位寄存器子电路接收突发时钟信号，当接收到的突发脉冲个数达到预设值时，输出有效的第一指示信号；有效信号生成子电路接收数据随路时钟有效信号，并在检测到下降沿时，输出有效的所述第二指示信号；所述输入输出缓存子电路缓存所述数据输入端输入的数据，当所述第一指示信号和所述第二指示信号均有效时，将缓存的数据通过对应的数据输出端输出。本申请实施例通过综合使用突发脉冲个数和数据随路时钟有效信号进行数据输出，避免了生成毛刺数据。

Description

数据输出电路及数据输出方法、显示装置

技术领域

本申请实施例涉及电子技术，尤指一种数据输出电路及数据输出方法、显示装置。

背景技术

理想状态下，显示装置的读出电路(readout ic)的burst(突发)时钟都不含有毛刺，可以正常接收数据。但实际使用中，burst波形存在毛刺，导致接收数据有误。

发明内容

本申请实施例提供了一种数据输出电路及数据输出方法、显示装置，消除数据中的毛刺，提高数据准确性。

一方面，本申请实施例提供了一种数据输出电路，包括：移位寄存器子电路、有效信号生成子电路和输入输出缓存子电路，所述移位寄存器子电路耦接第1突发数据时钟输入端、第一节点；所述有效信号生成子电路耦接主时钟信号端、至少一个数据随路时钟有效信号端和第二节点；所述输入输出缓存子电路耦接所述主时钟信号端、所述第一节点、所述第二节点、至少一个数据输入端、和与所述数据输入端一一对应的数据输出端、与所述数据输入端一一对应的突发数据时钟输入端，所述突发数据时钟输入端包括所述第1突发数据时钟输入端，其中：

所述移位寄存器子电路设置为，接收所述第1突发数据时钟输入端输入的突发时钟信号，通过所述第一节点输出第一指示信号，且当接收到的突发脉冲个数达到预设值时，所述第一指示信号有效；

所述有效信号生成子电路设置为，接收所述数据随路时钟有效信号端输入的数据随路时钟有效信号，通过所述第二节点输出第二指示信号，且检测到所述数据随路时钟有效信号的下降沿时，所述第二指示信号有效；

所述输入输出缓存子电路设置为，缓存所述数据输入端输入的数据，当所述第一指示信号和所述第二指示信号均有效时，将缓存的数据通过对应的数据输出端输出。

在一示例性实施例中，所述输入输出缓存子电路还耦接与所述数据输出端一一对应的数据使能信号端，所述输入输出缓存子电路还设置为，通过所述数据使能信号端输出数据使能信号，所述数据使能信号用于指示所述数据使能信号端对应的数据输出端的数据是否有效。

在一示例性实施例中，所述移位寄存器子电路包括：累加器、第一组D触发器、选通器，其中，所述累加器的第二输入端耦接第一电压端，所述累加器的第一输入端耦接所述第一组D触发器的输出端和所述选通器的选通端，所述累加器的输出端耦接所述第一组D触发器的输入端，所述第一组D触发器的时钟输入端耦接所述第1突发数据时钟输入端，所述选通器的第一输入端耦接所述第一电压端，所述选通器的输出端耦接所述第一节点，所述选通器设置为，当所述选通端的值为所述预设值减1时，选通所述第一输入端。

在一示例性实施例中，所述有效信号生成子电路包括：第二触发器、第一逻辑门、第三触发器，其中，所述第二触发器的时钟输入端和所述第三触发器的时钟输入端耦接所述主时钟信号端、所述第二触发器的输入端耦接所述第1数据随路时钟有效信号端，所述第二触发器的输出端耦接所述第一逻辑门的第一输入端，所述第一逻辑门的第二输入端耦接所述第1数据随路时钟有效信号端，所述第一逻辑门的输出端耦接所述第三触发器的输入端，所述第三触发器的输出端耦接所述第二节点，所述第一逻辑门设置为，所述第一逻辑门的第二输入端的输入信号进行非运算后，与所述第一逻辑门的第一输入端的输入信号进行与运算后通过所述第一逻辑门的输出端输出。

在一示例性实施例中，所述有效信号生成子电路包括：第二触发器、第一逻辑门、第三触发器，第3与门至第N+1与门，所述N大于等于2，其中：

所述第二触发器的时钟输入端和所述第三触发器的时钟输入端耦接所述主时钟信号端、所述第二触发器的输入端耦接所述第N+1与门的输出端，所述第二触发器的输出端耦接所述第一逻辑门的第一输入端，所述第一逻辑门的第二输入端耦接第1数据随路时钟有效信号端，所述第一逻辑门的输出端耦接所述第三触发器的输入端，所述第三触发器的输出端耦接所述第二节点，第3与门至第N+1与门中，第i与门的输出端耦接第i+1与门的一个输入端，i为3至N，所述第3与门至所述第N+1与门的其余N个输入端分别耦接N个数据随路时钟有效信号端；

所述第一逻辑门设置为，所述第一逻辑门的第二输入端的输入信号进行非运算后，与所述第一逻辑门的第一输入端的输入信号进行与运算后通过所述第一逻辑门的输出端输出。

在一示例性实施例中，所述输入输出缓存子电路包括第四D触发器、第二与门、第五D触发器、第2n+5组D触发器，第2n+6组D触发器，n为1至N，其中：

所述第四D触发器的时钟输入端耦接所述主时钟信号端，使能端和输入端耦接第二电压端，置位端耦接所述第一节点，输出端耦接所述第二与门的第二输入端；

所述第二与门的第一输入端耦接所述第二节点，输出端耦接所述第五D触发器的输入端；

所述第五D触发器的时钟输入端耦接所述主时钟信号端，所述第五D触发器的输出端耦接第2n+6组D触发器的使能端；

所述第2n+5组D触发器的时钟输入端耦接第n突发数据时钟输入端，输入端耦接第n数据输入端，输出端耦接所述第n数据输入端；

所述第2n+6组D触发器的时钟输入端耦接所述主时钟信号端，输入端耦接所述第n数据输入端，输出端耦接所述第n数据输出端。

在一示例性实施例中，所述移位寄存器子电路包括：累加器、第一组D触发器、选通器，其中，所述累加器的第二输入端耦接第一电压端，所述累加器的第一输入端耦接所述第一组D触发器的输出端和所述选通器的选通端，所述累加器的输出端耦接所述第一组D触发器的输入端，所述第一组D触发器的时钟输入端耦接所述第1突发数据时钟输入端，所述选通器的第一输入端耦接所述第一电压端，所述选通器的输出端耦接所述第一节点，所述选通器设置为，当所述选通端的值为所述预设值减1时，选通所述第一输入端；

所述有效信号生成子电路包括：第二触发器、第一逻辑门、第三触发器，其中，所述第二触发器的时钟输入端和所述第三触发器的时钟输入端耦接所述主时钟信号端、所述第二触发器的输入端耦接所述第1数据随路时钟有效信号端，所述第二触发器的输出端耦接所述第一逻辑门的第一输入端，所述第一逻辑门的第二输入端耦接所述第1数据随路时钟有效信号端，所述第一逻辑门的输出端耦接所述第三触发器的输入端，所述第三触发器的输出端耦接所述第二节点，所述第一逻辑门设置为，所述第一逻辑门的第二输入端的输入信号进行非运算后，与所述第一逻辑门的第一输入端的输入信号进行与运算后通过所述第一逻辑门的输出端输出；

所述输入输出缓存子电路包括第四D触发器、第二与门、第五D触发器、第7组D触发器，第8组D触发器，其中：

所述第四D触发器的时钟输入端耦接所述主时钟信号端，使能端和输入端耦接第二电压端，置位端耦接所述第一节点，输出端耦接所述第二与门的第二输入端；

所述第二与门的第一输入端耦接所述第二节点，输出端耦接所述第五D触发器的输入端；

所述第五D触发器的时钟输入端耦接所述主时钟信号端，所述第五D触发器的输出端耦接所述第8组D触发器的使能端；所述第五D触发器的输出端还耦接第1使能信号输出端；

所述第7组D触发器的时钟输入端耦接第1突发数据时钟输入端，输入端耦接第1数据输入端，输出端耦接所述第1数据输入端；

所述第8组D触发器的时钟输入端耦接所述主时钟信号端，输入端耦接所述第1数据输入端，输出端耦接第1数据输出端。

在一示例性实施例中，所述移位寄存器子电路包括：累加器、第一组D触发器、选通器，其中，所述累加器的第二输入端耦接第一电压端，所述累加器的第一输入端耦接所述第一组D触发器的输出端和所述选通器的选通端，所述累加器的输出端耦接所述第一组D触发器的输入端，所述第一组D触发器的时钟输入端耦接所述第1突发数据时钟输入端，所述选通器的第一输入端耦接所述第一电压端，所述选通器的输出端耦接所述第一节点，所述选通器设置为，当所述选通端的值为所述预设值减1时，选通所述第一输入端；

所述有效信号生成子电路包括：第二触发器、第一逻辑门、第三触发器，第3与门至第N+1与门，所述N大于等于2，其中：

所述第二触发器的时钟输入端和所述第三触发器的时钟输入端耦接所述主时钟信号端、所述第二触发器的输入端耦接所述第N+1与门的输出端，所述第二触发器的输出端耦接所述第一逻辑门的第一输入端，所述第一逻辑门的第二输入端耦接第1数据随路时钟有效信号端，所述第一逻辑门的输出端耦接所述第三触发器的输入端，所述第三触发器的输出端耦接所述第二节点，第3与门至第N+1与门中，第i与门的输出端耦接第i+1与门的一个输入端，所述第3与门至所述第N+1与门的其余N个输入端分别耦接N个数据随路时钟有效信号端；

所述第一逻辑门设置为，所述第一逻辑门的第二输入端的输入信号进行非运算后，与所述第一逻辑门的第一输入端的输入信号进行与运算后通过所述第一逻辑门的输出端输出；

所述输入输出缓存子电路包括第四D触发器、第二与门、第五D触发器、第2n+5组D触发器，第2n+6组D触发器，n为1至N，其中：

所述第四D触发器的时钟输入端耦接所述主时钟信号端，使能端和输入端耦接第二电压端，置位端耦接所述第一节点，输出端耦接所述第二与门的第二输入端；

所述第二与门的第一输入端耦接所述第二节点，输出端耦接所述第五D触发器的输入端；

所述第五D触发器的时钟输入端耦接所述主时钟信号端，所述第五D触发器的输出端耦接第2n+6组D触发器的使能端；所述第五D触发器的输出端还耦接第1使能信号输出端至第N使能信号输出端；

所述第2n+5组D触发器的时钟输入端耦接第n突发数据时钟输入端，输入端耦接第n数据输入端，输出端耦接所述第n数据输入端；

所述2n+6组D触发器的时钟输入端耦接所述主时钟信号端，输入端耦接所述第n数据输入端，输出端耦接第n数据输出端。

又一方面，本申请实施例提供一种显示装置，包括上述数据输出电路。

又一方面，本申请实施例提供一种数据输出方法，应用于上述数据输出电路中，包括：

所述移位寄存器子电路接收所述第1突发数据时钟输入端输入的突发时钟信号，当接收到的突发脉冲个数达到预设值时，通过所述第一节点输出第一指示信号，且所述第一指示信号有效；

所述有效信号生成子电路接收所述数据随路时钟有效信号端输入的数据随路时钟有效信号，通过所述第二节点输出第二指示信号，且检测到所述数据随路时钟有效信号的下降沿时，所述第二指示信号有效；

当所述第一指示信号和所述第二指示信号均有效时，所述输入输出缓存子电路将所述数据输入端输入的数据通过对应的数据输出端输出。

本申请实施例提供一种数据输出电路，包括：移位寄存器子电路、有效信号生成子电路和输入输出缓存子电路，所述移位寄存器子电路耦接第1突发数据时钟输入端、第一节点；所述有效信号生成子电路耦接主时钟信号端、至少一个数据随路时钟有效信号端和第二节点；所述输入输出缓存子电路耦接所述主时钟信号端、所述第一节点、所述第二节点、至少一个数据输入端、和与所述数据输入端一一对应的数据输出端、与所述数据输入端一一对应的突发数据时钟输入端，所述突发数据时钟输入端包括所述第1突发数据时钟输入端，所述移位寄存器子电路接收所述第1突发数据时钟输入端输入的突发时钟信号，通过所述第一节点输出第一指示信号，且当接收到的突发脉冲个数达到预设值时，所述第一指示信号有效；所述有效信号生成子电路接收所述数据随路时钟有效信号端输入的数据随路时钟有效信号，通过所述第二节点输出第二指示信号，且检测到所述数据随路时钟有效信号的下降沿时，所述第二指示信号有效；所述输入输出缓存子电路缓存所述数据输入端输入的数据，当所述第一指示信号和所述第二指示信号均有效时，将缓存的数据通过对应的数据输出端输出。本实施例提供的方案，通过检测突发脉冲数，当突发脉冲数量为预设值，且检测到数据随路时钟有效信号下降沿时，读取数据，而在毛刺的下降沿，由于此时不满足突发脉冲数量为预设值(毛刺通常比有效数据小，而预设值通常根据有效数据长度设置)，不会读取数据，因此，去除了毛刺带来的无效数据。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

图1为毛刺数据示意图；

图2为本申请实施例提供的数据输出电路示意图；

图3为另一实施例提供的数据输出电路示意图；

图4为本申请实施例提供的移位寄存器子电路示意图；

图5为本申请实施例提供的有效信号生成子电路示意图；

图6为本申请实施例提供的另一有效信号生成子电路示意图；

图7为本申请实施例提供的输入输出缓存子电路示意图；

图8为另一实施例提供的数据输出电路示意图；

图9为又一实施例提供的数据输出电路示意图；

图10为一示例性实施例提供的数据输出电路示意图；

图11为一实施例提供的毛刺数据输出波形示意图；

图12为一实施例提供的开始接收数据波形示意图；

图13为一实施例提供的数据接收完毕波形示意图；

图14为一实施例提供的有效信号生成波形示意图；

图15为一实施例提供的无毛刺数据输出波形示意图；

图16为本申请实施例提供的数据输出方法示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

如图1所示，三路burst，其中，burst0为没有毛刺的理想波形，实际的burst波形存在毛刺，且位置及个数不确定，如图1中burst1和burst2所示，导致接收数据中错误引入了S1、S2、S3。

本申请实施例中，提供一种数据输出电路和数据输出方法、显示装置。本申请实施例中，当burst数目到达预设值(有效数据的数量)且检测到数据随路时钟有效信号下降沿时，输出数据，而burst数目未到达预设值仅检测到数据随路时钟有效信号下降沿时，不会输出数据，即毛刺对应的数据不会输出，从而实现去除毛刺。

如图2所示，本申请实施例提供一种数据输出电路，可以包括：移位寄存器子电路1、有效信号生成子电路2和输入输出缓存子电路3，其中：

所述移位寄存器子电路1耦接第1突发数据时钟输入端i_dclko0、第一节点N1；

所述有效信号生成子电路2耦接主时钟信号端i_clk、至少一个数据随路时钟有效信号端(本实施例中，为第1数据随路时钟有效信号端i_dclken0至第N数据随路时钟有效信号端i_dclkenN-1，共N个，其中N大于等于1)和第二节点N2；

所述输入输出缓存子电路3耦接所述主时钟信号端i_clk、所述第一节点N1、所述第二节点N2、至少一个数据输入端(本实施例中，为第1数据输入端i_din0至第N数据输入端i_dinN-1共N个)、和与所述数据输入端一一对应的数据输出端(本实施例中，为第1数据输出端r_dout0至第N数据输出端r_doutN-1共N个,且r_doutj对应i_dinj，其中，j为0至N-1)、与所述数据输入端一一对应的突发数据时钟输入端(本实施例中为第1突发数据时钟输入端i_dclko0至第N突发数据时钟输入端i_dclkoN-1，其中，i_dclkoj对应i_dinj)，其中：

所述移位寄存器子电路1设置为，接收所述第1突发数据时钟输入端i_dclko0输入的突发时钟信号，通过所述第一节点N1输出第一指示信号，且当接收到的突发脉冲个数达到预设值时，所述第一指示信号有效；其中，预设值比如为所述数据输入端输入的有效数据的长度。比如，有效数据的长度为64时，预设值为64。比如，第一指示信号为高电平时，表示第一指示信号有效。

所述有效信号生成子电路2设置为，接收所述数据随路时钟有效信号端(比如第1数据随路时钟有效信号端i_dclken0至第N数据随路时钟有效信号端i_dclkenN-1)输入的数据随路时钟有效信号，通过所述第二节点N2输出第二指示信号，且检测到所述数据随路时钟有效信号的下降沿时，所述第二指示信号有效；在一实施例中，检测到全部数据随路时钟有效信号的下降沿时，所述第二指示信号有效。在另一实施例中，可以接收部分数据随路时钟有效信号端输入的数据随路时钟有效信号。

所述输入输出缓存子电路3设置为，当所述第一指示信号和所述第二指示信号均有效时，将所述数据输入端输入的数据通过对应的数据输出端输出，即将来自i_dinj的数据通过r_doutj输出。

本实施例提供的方案，通过检测突发脉冲数，当突发脉冲数量为预设值，且检测到数据随路时钟有效信号下降沿时，读取数据，而在毛刺的下降沿，由于此时不满足突发脉冲数量为预设值(毛刺通常比有效数据小，而预设值通常根据有效数据长度设置)，不会读取数据，因此，去除了毛刺带来的无效数据。

图3为一示例性实施例提供的另一数据输出电路结构示意图。如图3所示，本实施例中，数据输出电路可以包括移位寄存器子电路1、有效信号生成子电路2和输入输出缓存子电路3，其中，所述输入输出缓存子电路3还可以耦接与所述数据输出端一一对应的数据使能信号端(本实施例中为第1数据使能信号端r_douten0至第N数据使能信号端r_doutenN-1，其中，r_doutenj对应r_doutj)，所述输入输出缓存子电路3还设置为，通过所述数据使能信号端输出数据使能信号，所述数据使能信号用于指示所述数据使能信号端对应的数据输出端的数据是否有效。第1数据使能信号端r_dout_en0至第N数据使能信号端r_dout_enN-1输出的数据使能信号便于后级电路判断数据端的数据是否有效。

图4为一示例性实施例提供的另一数据输出电路结构示意图。如图4所示，本实施例中，所述移位寄存器子电路1可以包括：累加器RTL_ADD、第一组D触发器RTL_REG1、选通器RTL_MUX，其中，所述累加器RTL_ADD的第二输入端I1_1耦接第一电压端VDD，所述累加器RTL_ADD的第一输入端I0_1耦接所述第一组D触发器RTL_REG1的输出端Q1和所述选通器RTL_MUX的选通端S，所述累加器RTL_ADD的输出端O_1耦接所述第一组D触发器RTL_REG1的输入端D1，所述第一组D触发器RTL_REG1的时钟输入端C1耦接所述第1突发数据时钟输入端i_dclko0，所述选通器RTL_MUX的第一输入端I0_2耦接所述第一电压端VDD，所述选通器RTL_MUX的输出端O_2耦接所述第一节点N1，所述选通器RTL_MUX设置为，当所述选通端S的值为所述预设值减1时，选通所述第一输入端I0_2。本实施例中，累加器RTL_ADD对第1突发数据时钟输入端i_dclko0输入的突发时钟的脉冲进行累加，累加值输入到选通器RTL_MUX的选通端S，当累加值到达预设值减1时，选通第一输入端I0_2。以预设值为64为例，此时，选通端S的值为2进制数111111(即63)时，选通第一输入端I0_2，选通器RTL_MUX输出第一电压端VDD的电压信号至第一节点N1。累加器RTL_ADD的累加值达到预设值减1时后清零，重新进行累加。当N大于等于2时，对N个readout ic的数据进行处理时，所述第一组D触发器RTL_REG1的时钟输入端C1耦接的所述第1突发数据时钟输入端i_dclko0输入的信号可以是N个readout ic中任一个readout ic的突发数据时钟。

第一电压端VDD比如为高电平。第一组D触发器RTL_REG1包括的D触发器数目与预设值有关，比如，预设值为64时，D触发器为6个，2^6＝64。在一实施例中，所述累加器RTL_ADD还耦接一复位端，通过复位端接收复位信号，以使累加器RTL_ADD清零。比如，在每次接收有效数据前，对累加器RTL_ADD进行清零。

图4示出了移位寄存器子电路的示例性结构，本领域技术人员容易理解的是，该子电路的实现方式并不限于此，只要能够实现其功能即可。比如，选通器RTL_MUX可以用比较器替换。

图5为一示例性实施例提供的另一数据输出电路结构示意图。如图5所示，本实施例中，N＝1，所述有效信号生成子电路2可以包括：第二触发器RTL_REG2、第一逻辑门RTL_AND1、第三触发器RTL_REG3，其中，所述第二触发器RTL_REG2的时钟输入端C2和所述第三触发器RTL_REG3的时钟输入端C3耦接所述主时钟信号端i_clk、所述第二触发器RTL_REG2的输入端D2耦接所述第1数据随路时钟有效信号端i_dclken0，所述第二触发器RTL_REG2的输出端Q2耦接所述第一逻辑门RTL_AND1的第一输入端I0_3，所述第一逻辑门RTL_AND1的第二输入端I1_3耦接所述第1数据随路时钟有效信号端i_dclken0，所述第一逻辑门RTL_AND1的输出端O_3耦接所述第三触发器RTL_REG3的输入端D3，所述第三触发器RTL_REG3的输出端Q3耦接所述第二节点N2，所述第一逻辑门RTL_AND1设置为，所述第一逻辑门RTL_AND1的第二输入端I1_3的输入信号进行非运算后，与所述第一逻辑门RTL_AND1的第一输入端I0_3的输入信号进行与运算后通过所述第一逻辑门RTL_AND1的输出端O_3输出。

图5示出了有效信号生成子电路的示例性结构，本领域技术人员容易理解的是，该子电路的实现方式并不限于此，只要能够实现其功能即可。

图6为一示例性实施例提供的另一数据输出电路结构示意图。如图6所示，本实施例中，所述有效信号生成子电路2可以包括：第二触发器RTL_REG2、第一逻辑门RTL_AND1、第三触发器RTL_REG3，第3与门RTL_AND3至第N+1与门RTL_ANDN+1，所述N大于等于2，其中：

所述第二触发器RTL_REG2的时钟输入端C2和所述第三触发器RTL_REG3的时钟输入端C3耦接所述主时钟信号端i_clk、所述第二触发器RTL_REG2的输入端D2耦接所述第N+1与门RTL_ANDN+1的输出端O_N+3，所述第二触发器RTL_REG2的输出端耦接所述第一逻辑门RTL_AND1的第一输入端I0_3，所述第一逻辑门RTN_AND1的第二输入端I1_3耦接第1数据随路时钟有效信号端i_dclken0，所述第一逻辑门RTL_AND1的输出端O_3耦接所述第三触发器RTL_REG3的输入端D3，所述第三触发器RTL_REG3的输出端Q3耦接所述第二节点N2，第3与门RTL_AND3至第N+1与门RTL_ANDN+1中，第i与门RTL_ANDi的输出端耦接第i+1与门RTL_ANDi+1的一个输入端，i为3至N，所述第3与门至所述第N+1与门的其余N个输入端分别耦接N个数据随路时钟有效信号端i_dclken0至i_dclkenN-1；比如，当N＝2时，第3与门即第N+1与门，此时，第3与门RTL_AND3的输出端O_5耦接所述第二触发器RTL_REG2的输入端D2，所述第3与门的两个输入端分别耦接2个数据随路时钟有效信号端i_dclken0至i_dclken1。比如，N＝3时，第3与门RTL_AND3的输出端O_5耦接第4与门RTL_AND4的一个输入端，比如，耦接第4与门RTL_AND4的第一输入端I0_6，所述第3与门RTL_AND3的两个输入端以及第4与门RTL_AND4的另一输入端即第二输入端I1_6分别耦接i_dclken0至i_dclken2，一种耦接方式为，第3与门RTL_AND3的第一输入端I0_5耦接i_dclken0,第3与门RTL_AND3的第二输入端I1_5耦接i_dclken1，第4与门的第二输入端I1_6耦接i_dclken2。此处仅为示例，N为其他值耦接方式类推，不再赘述。

所述第一逻辑门RTL_AND1设置为，所述第一逻辑门RTL_AND1的第二输入端I1_3的输入信号进行非运算后，与所述第一逻辑门RTL_AND1的第一输入端I0_3的输入信号进行与运算后通过所述第一逻辑门RTL_AND1的输出端O_3输出。

图6示出了有效信号生成子电路的示例性结构，本领域技术人员容易理解的是，该子电路的实现方式并不限于此，只要能够实现其功能即可。

图7为一示例性实施例提供的另一数据输出电路结构示意图。如图7所示，本实施例中，所述输入输出缓存子电路3可以包括第四D触发器RGG_4、第二与门RTL_AND2、第五D触发器RTL_REG5、第2n+5组D触发器RTL_REG(2n+5)，第2n+6组D触发器RTL_REG(2n+6)，n为1至N，图7中仅示出了第7组D触发器RTL_REG7，第8组D触发器RTL_REG8，以及第2N+5组D触发器RTL_REG(2N+5)，第2N+6组D触发器RTL_REG(2N+6)，其余省略未示出。第2n+5组D触发器RTL_REG(2n+5)和第2n+6组D触发器RTL_REG(2n+6)的D触发器数量与有效数据的长度有关，比如，有效数据为64比特，则每组D触发器包括64个D触发器，其中：

所述第四D触发器RTL_REG4的时钟输入端C4耦接所述主时钟信号端i_clk，使能端CE4和输入端D4耦接第二电压端VSS，第二电压端VSS比如为低电平，置位端SET4耦接所述第一节点N1，输出端Q4耦接所述第二与门RTL_AND2的第二输入端I1_4；

所述第二与门RTL_AND2的第一输入端I0_4耦接所述第二节点N2，输出端O_4耦接所述第五D触发器RTL_REG5的输入端D5；

所述第五D触发器RTL_REG5的时钟输入端C5耦接所述主时钟信号端i_clk，所述第五D触发器的输出端Q5耦接第2n+6组D触发器RTL_REG(2n+6)的使能端CE(2n+6)；

所述第2n+5组D触发器RTL_REG(2n+5)的时钟输入端C(2n+5)耦接第n突发数据时钟输入端i_dclko(n-1)，输入端D(2n+5)耦接第n数据输入端i_din(n-1)，输出端Q(2n+5)耦接所述第n数据输入端i_din(n-1)；比如，n＝1时，所述第7组D触发器RTL_REG7的时钟输入端C7耦接第1突发数据时钟输入端i_dclko0，输入端D7耦接第1数据输入端i_din0，输出端Q7耦接所述第1数据输入端i_din0；

所述第2n+6组D触发器RTL_REG(2n+6)的时钟输入端C(2n+6)耦接所述主时钟信号端i_clk，输入端D(2n+6)耦接所述第n数据输入端i_din(n-1)，输出端Q(2n+6)耦接所述第n数据输出端r_dout(n-1)。比如，n＝1时，所述第8组D触发器RTL_REG8的时钟输入端C8耦接所述主时钟信号端i_clk，输入端D8耦接所述第1数据输入端i_din0，输出端Q8耦接所述第1数据输出端r_dout0。

图7示出了输入输出缓存子电路的示例性结构，本领域技术人员容易理解的是，该子电路的实现方式并不限于此，只要能够实现其功能即可。

图8为一示例性实施例提供的另一数据输出电路结构示意图。如图8所示，所述移位寄存器子电路1可以包括：累加器RTL_ADD、第一组D触发器RTL_REG1、选通器RTL_MUX，其中，所述累加器RTL_ADD的第二输入端I1_1耦接第一电压端VDD，所述累加器RTL_ADD的第一输入端I0_1耦接所述第一组D触发器RTL_REG1的输出端Q1和所述选通器RTL_MUX的选通端S，所述累加器RTL_ADD的输出端O_1耦接所述第一组D触发器RTL_REG1的输入端D1，所述第一组D触发器RTL_REG1的时钟输入端C1耦接所述第1突发数据时钟输入端i_dclko0，所述选通器RTL_MUX的第一输入端I0_2耦接所述第一电压端VDD，所述选通器RTL_MUX的输出端耦接所述第一节点N1，所述选通器RTL_MUX设置为，当所述选通端S的值为所述预设值减1时，选通所述第一输入端I0_2；

所述有效信号生成子电路2可以包括：第二触发器RTL_REG2、第一逻辑门RTL_AND1、第三触发器RTL_REG3，其中，所述第二触发器RTL_REG2的时钟输入端C2和所述第三触发器RTL_REG3的时钟输入端C3耦接所述主时钟信号端i_clk、所述第二触发器RTL_REG2的输入端D2耦接所述第1数据随路时钟有效信号端i_dclken0，所述第二触发器RTL_REG2的输出端Q2耦接所述第一逻辑门RTL_AND1的第一输入端I0_3，所述第一逻辑门RTL_AND1的第二输入端I1_3耦接所述第1数据随路时钟有效信号端i_dclken0，所述第一逻辑门RTL_AND1的输出端O_3耦接所述第三触发器RTL_REG3的输入端D3，所述第三触发器RTL_REG3的输出端Q3耦接所述第二节点N2，所述第一逻辑门RTL_AND1设置为，所述第一逻辑门RTL_AND1的第二输入端I1_3的输入信号进行非运算后，与所述第一逻辑门RTL_AND1的第一输入端I0_3的输入信号进行与运算后通过所述第一逻辑门RTL_AND1的输出端O_3输出；

所述输入输出缓存子电路3可以包括第四D触发器RTL_REG4、第二与门RTL_AND2、第五D触发器RTL_REG5、第7组D触发器RTL_REG7，第8组D触发器RTL_REG8，其中：

所述第四D触发器RTL_REG4的时钟输入端C4耦接所述主时钟信号端i_clk，使能端CE4和输入端D4耦接第二电压端VSS，置位端SET4耦接所述第一节点N1，输出端Q4耦接所述第二与门RTL_AND2的第二输入端I1_4；

所述第二与门RTL_AND2的第一输入端I0_4耦接所述第二节点N2，输出端O_4耦接所述第五D触发器RTL_REG5的输入端D5；

所述第五D触发器RTL_REG5的时钟输入端C5耦接所述主时钟信号端i_clk，所述第五D触发器RTL_REG5的输出端Q5耦接第8组D触发器RTL_REG8的使能端CE8；所述第五D触发器RTL_REG5的输出端Q5还耦接第1使能信号输出端r_dout_en0；

所述第7组D触发器RTL_REG7的时钟输入端C7耦接第1突发数据时钟输入端i_dclko0，输入端D7耦接第1数据输入端i_din0，输出端Q7耦接所述第1数据输入端i_din0；

所述第8组D触发器RTL_REG8的时钟输入端C8耦接所述主时钟信号端i_clk，输入端D8耦接所述第1数据输入端i_din0，输出端耦接第1数据输出端r_dout0。

图8所示数据输出电路是对一个readout ic的信号去除时钟毛刺。其中，第1数据输入端i_din0接收该readout ic的数据信号；第1突发数据时钟输入端i_dclko0接收该readout ic的数据信号的突发数据时钟；第1数据随路时钟有效信号端i_dclken0接收该readout ic的数据信号的数据随路时钟有效信号。

图9为一示例性实施例提供的另一数据输出电路结构示意图。如图9所示，所述数据输出电路可以包括移位寄存器子电路1、有效信号生成子电路2和输入输出缓存子电路3，其中，所述移位寄存器子电路1可以包括：累加器RTL_ADD、第一组D触发器RTL_REG1、选通器RTL_MUX，其中，所述累加器RTL_ADD的第二输入端I1_1耦接第一电压端VDD，所述累加器RTL_ADD的第一输入端I0_1耦接所述第一组D触发器RTL_REG1的输出端Q1和所述选通器RTL_MUX的选通端S，所述累加器RTL_ADD的输出端O_1耦接所述第一组D触发器RTL_REG1的输入端D1，所述第一组D触发器RTL_REG1的时钟输入端C1耦接所述第1突发数据时钟输入端i_dclko0，所述选通器RTL_MUX的第一输入端I0_2耦接所述第一电压端VDD，所述选通器RTL_MUX的输出端O_2耦接所述第一节点N1，所述选通器RTL_MUX设置为，当所述选通端S的值为所述预设值减1时，选通所述第一输入端I0_2；

所述有效信号生成子电路2可以包括：第二触发器RTL_REG2、第一逻辑门RTL_AND1、第三触发器RTL_REG3，第3与门RTL_AND3至第N+1与门RTL_ANDN+1，所述N大于等于2，其中：

所述第二触发器RTL_REG2的时钟输入端C2和所述第三触发器RTL_REG3的时钟输入端C3耦接所述主时钟信号端i_clk、所述第二触发器RTL_REG2的输入端D2耦接所述第N+1与门RTL_ANDN+1的输出端O_N+3，所述第二触发器RTL_REG2的输出端Q2耦接所述第一逻辑门RTL_AND1的第一输入端I0_3，所述第一逻辑门RTL_AND1的第二输入端I1_3耦接第1数据随路时钟有效信号端i_dclken0，所述第一逻辑门RTL_AND1的输出端O_3耦接所述第三触发器RTL_REG3的输入端D3，所述第三触发器RTL_REG3的输出端Q3耦接所述第二节点N2，所述第3与门至第N+1与门中，第i与门的输出端耦接第i+1与门的一个输入端，所述第3与门至所述N+1与门的其余N个输入端(即除与前一个与门的输出端耦接的输入端外的其他输入端)分别耦接N个数据随路时钟有效信号端i_dclken0至i_dclkenN-1；一种耦接方式比如为：i_dclken0和i_dclken1分别耦接第3与门的两个输入端，i_dclken2耦接第4与门的一个输入端(另一输入端耦接第3与门的输出端),以此类推，i_dclkenN-1耦接第N+1与门的一个输入端(另一输入端耦接第N与门的输出端)。

所述输入输出缓存子电路3可以包括第四D触发器RTL_REG4、第二与门RTL_AND2、第五D触发器RTL_REG5、第2n+5组D触发器RTL_REG(2n+5)，第2n+6组D触发器RTL_REG(2n+6)，n为1至N，其中：

所述第四D触发器RTL_REG4的时钟输入端C4耦接所述主时钟信号端i_clk，使能端CE4和输入端D4耦接第二电压端VSS，置位端SET4耦接所述第一节点N1，输出端Q4耦接所述第二与门RTL_AND2的第二输入端I1_4；

所述第二与门RTL_AND2的第一输入端I0_4耦接所述第二节点N2，输出端O_4耦接所述第五D触发器RTL_REG5的输入端D5；

所述第五D触发器RTL_REG5的时钟输入端C5耦接所述主时钟信号端i_clk，所述第五D触发器RTL_REG5的输出端Q5耦接第2n+6组D触发器RTL_REG(2n+6)的使能端；即，耦接第8组D触发器RTL_REG8至第2N+6组D触发器RTL_REG(2N+6)的使能端；所述第五D触发器RTL_REG5的输出端Q5还耦接第1使能信号输出端r_dout_en0至第N使能信号输出端r_dout_enN-1；第1使能信号输出端r_dout_en0至第N使能信号输出端r_dout_enN-1输出第1使能信号至第N使能信号分别用于指示第1数据输出端至第N数据输出端的数据信号是否有效。

所述第2n+5组D触发器RTL_REG(2n+5)的时钟输入端C(2n+5)耦接第n突发数据时钟输入端i_dclko(n-1)，输入端D(2n+5)耦接第n数据输入端i_din(n-1)，输出端Q(2n+5)耦接所述第n数据输入端i_din(n-1)；

所述第2n+6组D触发器RTL_REG(2n+6)的时钟输入端C(2n+6)耦接所述主时钟信号端i_clk，输入端D(2n+6)耦接所述第n数据输入端i_din(n-1)，输出端Q(2n+6)耦接第n数据输出端r_dout(n-1)。

图9所示数据输出电路可以对多片readout ic的突发时钟毛刺进行去除。其中，第1数据输入端i_din0至第N数据输入端i_dinN-1分别接收N片readout ic的数据信号；i_dclko0至i_dclkoN-1分别接收该N片readout ic的数据信号的突发数据时钟；i_dclken0至i_dclkenN-1分别接收该N片readout ic的数据信号的数据随路时钟有效信号。其中，该N片readout ic的有效数据的时钟一致，可能产生不同的毛刺。

下面以一个具体示例对本申请实施例的工作过程进行说明。

本实施例中，N＝3，即对三路readout ic的数据进行接收,预设值为64，即有效数据长度为64。如图10所示，本实施例提供的数据输出电路包括移位寄存器子电路1、有效信号生成子电路2和输入输出缓存子电路3，其中：

所述移位寄存器子电路1可以包括：累加器RTL_ADD、第一组D触发器RTL_REG1、选通器RTL_MUX，其中，所述累加器RTL_ADD的第二输入端I1_1耦接第一电压端VDD，所述累加器RTL_ADD的第一输入端I0_1耦接所述第一组D触发器RTL_REG1的输出端Q1和所述选通器RTL_MUX的选通端S，所述累加器RTL_ADD的输出端O_1耦接所述第一组D触发器RTL_REG1的输入端D1，所述第一组D触发器RTL_REG1的时钟输入端C1耦接所述第1突发数据时钟输入端i_dclko0，所述选通器RTL_MUX的第一输入端I0_2耦接所述第一电压端VDD，所述选通器RTL_MUX的输出端O_2耦接所述第一节点N1，所述选通器RTL_MUX设置为，当所述选通端S的值为所述预设值减1即63时，选通所述第一输入端I0_2；

所述有效信号生成子电路2可以包括：第二触发器RTL_REG2、第一逻辑门RTL_AND1、第三触发器RTL_REG3，第3与门RTL_AND3和第4与门RTL_AND4，其中，所述第二触发器RTL_REG2的时钟输入端C2和所述第三触发器RTL_REG3的时钟输入端C3耦接所述主时钟信号端i_clk、所述第二触发器RTL_REG2的输入端D2耦接所述第4与门RTL_AND4的输出端O_6，所述第二触发器RTL_REG2的输出端Q2耦接所述第一逻辑门RTL_AND1的第一输入端I0_3，所述第一逻辑门RTL_AND1的第二输入端I1_3耦接第1数据随路时钟有效信号端i_dclken0，所述第一逻辑门RTL_AND1的输出端O_3耦接所述第三触发器RTL_REG3的输入端D3，所述第三触发器RTL_REG3的输出端Q3耦接所述第二节点N2，第3与门RTL_AND3的输出端O_5耦接第4与门的第一输入端I0_6，所述第3与门RTL_AND3的第一输入端I0_5、第二输入端I1_5，所述第4与门的第二输入端I1_6分别耦接i_dclken0至i_dclken2；图10中示出了一种耦接方式：i_dclken0和i_dclken1分别耦接第3与门的第一输入端I0_5和第二输入端I1_5，i_dclken2耦接第4与门的第二输入端I1_6。

所述输入输出缓存子电路3可以包括第四D触发器RTL_REG4、第二与门RTL_AND2、第五D触发器RTL_REG5、第7组D触发器RTL_REG7至第12组D触发器RTL_REG12，其中：

所述第四D触发器RTL_REG4的时钟输入端C4耦接所述主时钟信号端i_clk，使能端CE4和输入端D4耦接第二电压端VSS，置位端SET4耦接所述第一节点N1，输出端Q4耦接所述第二与门RTL_AND2的第二输入端I1_4；

所述第二与门RTL_AND2的第一输入端I0_4耦接所述第二节点N2，输出端O_4耦接所述第五D触发器RTL_REG5的输入端D5；

所述第五D触发器RTL_REG5的时钟输入端C5耦接所述主时钟信号端i_clk，所述第五D触发器RTL_REG5的输出端Q5耦接第8组D触发器RTL_REG8的使能端CE8、第10组D触发器RTL_REG10的使能端CE10、第12组D触发器RTL_REG12的使能端CE12。所述第五D触发器RTL_REG5的输出端Q5还耦接第1使能信号输出端r_dout_en0至第3使能信号输出端r_dout_en2；第1使能信号输出端r_dout_en0至第3使能信号输出端r_dout_en2输出的第1使能信号至第3使能信号分别用于指示第1数据输出端r_dout0至第3数据输出端r_dout2的数据信号是否有效，即，第1使能信号输出端r_dout_en0输出的第1使能信号用于指示第1数据输出端r_dout0的数据信号是否有效，第2使能信号输出端r_dout_en1输出的第2使能信号用于指示第2数据输出端r_dout1的数据信号是否有效，第3使能信号输出端r_dout_en2输出的第3使能信号用于指示第3数据输出端r_dout2的数据信号是否有效。

所述第7组D触发器RTL_REG7的时钟输入端C7耦接第1突发数据时钟输入端i_dclko0，输入端D7耦接第1数据输入端i_din0，输出端Q7耦接所述第1数据输入端i_din0；所述第8组D触发器RTL_REG8的时钟输入端C8耦接所述主时钟信号端i_clk，输入端D8耦接所述第1数据输入端i_din0，输出端Q8耦接第1数据输出端r_dout0。

所述第9组D触发器RTL_REG9的时钟输入端C9耦接第2突发数据时钟输入端i_dclko1，输入端D9耦接第2数据输入端i_din1，输出端Q9耦接所述第2数据输入端i_din1；所述第10组D触发器RTL_REG10的时钟输入端C10耦接所述主时钟信号端i_clk，输入端D10耦接所述第2数据输入端i_din1，输出端Q10耦接第2数据输出端r_dout1。

所述第11组D触发器RTL_REG11的时钟输入端C11耦接第3突发数据时钟输入端i_dclko2，输入端D11耦接第3数据输入端i_din2，输出端Q11耦接所述第3数据输入端i_din2；所述12组D触发器RTL_REG12的时钟输入端C12耦接所述主时钟信号端i_clk，输入端D12耦接所述第3数据输入端i_din2，输出端Q12耦接第3数据输出端r_dout2。

所述数据输出电路中，所述第7D触发器RTL_RGE7的输出端Q7还可以耦接第1原始数据输出端o_dout_0，所述第9D触发器RTL_RGE9的输出端Q9还可以耦接第2原始数据输出端o_dout_1，所述第11D触发器RTL_RGE11的输出端Q11还可以耦接第3原始数据输出端o_dout_2，o_dout_0至o_dout_2分别输出未去除毛刺的数据，所述数据输出电路还可包括第6D触发器RTL_REG6，所述第6D触发器RTL_REG6的时钟输入端C6耦接所述主时钟信号输入端i_clk，输入端D6耦接所述第一节点N1，输出端Q6耦接第1原始信号使能端o_dout_en0至第3原始信号使能端o_dout_en2，原始信号使能端o_dout_en0至o_dout_en2分别用于指示原始数据输出端o_dout_0至o_dout_2输出的信号是否有效。需要说明的是，在另一实施例中，可以不耦接第6D触发器RTL_REG6，以及，不耦接原始数据输出端o_dout_0至o_dout_2。

下述说明中，将各端口的信号使用端口标识来指示，即，主时钟信号端i_clk的信号即为i_clk，第一数据端i_din0的信号即为i_din0，等等。

本实施例中，i_clk为逻辑电路工作主时钟，i_dclko0、i_dclko1、i_dclko2分别对应三片readout ic的突发数据时钟输出，i_din0、i_din1、i_din2分别对应三片readout ic的采集数据，i_dclken0至idclken2分别为三路数据i_din0、i_din1、i_din2的数据随路时钟有效信号，o_dout0、o_dout1、o_dout2为包含毛刺的接收数据，o_dout_en0、o_dout_en1、o_dout_en2对应o_dout0、o_dout1、o_dout2的有效信号，r_dout0、r_dout1、r_dout2为消除毛刺的接收数据，r_dout_en0、r_dout_en1、r_dout_en2对应r_dout0、r_dout1、r_dout2的有效信号。

图11为传统方法接收数据示意图。如图11所示，每路readout ic的burst时钟都含有毛刺，且位置数量随机，此时如果依旧采用传统方法在光标处接收数据，将引入毛刺带来的无效数据，假设正确数据为64bit数据：64haaaa_aaaa_aaaa_aaaa，其中，o_dout0端对应的输入数据无毛刺可以正确接收，其接收的数据为64haaaa_aaaa_aaaa_aaaa，但是o_dout1和o_dout2由于burst时钟的毛刺，导致接收数据分别为64haaaa_aaaa_aaaa_aaa9和64h5555_5555_5555_5555。

图12为采用图10所示电路进行接收数据的示意图。如图12所示，从图12中虚线所示位置开始，三片readout ic的采集数据分别开始进入寄存器RTL_REG8、RTL_REG10和RTL_REG12，此时累加器RTL_ADD开始工作，每接收到一次新数据(i_dclko0有一个突发脉冲)，累加器RTL_ADD加1。

如图13所示，三片readout ic的采集数据全部移入寄存器，此时累加器RTL_ADD的累加值达到设定阈值，本实施例中为63，选通器RTL_MUX的选通端S为63，则选通器RTL_MUX选通第一输入端I0_2，输出高电平，即第一指示信号有效。

如图14所示，检测到i_dclken0、i_dclken1、i_dclken2的下降沿，通过第二节点N2输出有效的第二指示信号，第一指示信号和第二指示信号通过第二与门RTL_AND2，第五D触发器RTL_REG5生成r_dout_en0、r_dout_en1、r_dout_en2信号，此时r_dout_en0、r_dout_en1和r_dout_en2为高电平，指示去除毛刺的数据r_dout0、r_dout1、r_dout2有效。

图15为本申请实施例消除burst时钟毛刺的示意图。如图15所示，本实施例中，消除了burst时钟毛刺，可以从含有毛刺的readout ic正确接收数据，r_dout0、r_dout1和r_dout2均为正确数据(64haaaa_aaaa_aaaa_aaaa)，而不进行消除毛刺处理输出的o_dout1和o_dout2为错误数据(分别为64haaaa_aaaa_aaaa_aaa9和64h5555_5555_5555_5555)。

图16所示，本申请实施例提供一种数据输出方法，应用于上述多个实施例所述的数据输出电路中，其中，数据输出电路包括移位寄存器子电路、有效信号生成子电路和输入输出缓存子电路，所述数据输出方法包括：

步骤1601，所述移位寄存器子电路接收所述第1突发数据时钟输入端输入的突发时钟信号，当接收到的突发脉冲个数达到预设值时，通过所述第一节点输出第一指示信号，且所述第一指示信号有效；

比如，在接收到突发时钟信号后，开始对突发脉冲进行累加，直到累加值达到预设值。累加值达到预设值后清零，重新进行累加。

步骤1602，所述有效信号生成子电路接收所述数据随路时钟有效信号端输入的数据随路时钟有效信号，通过所述第二节点输出第二指示信号，且检测到所述数据随路时钟有效信号的下降沿时，所述第二指示信号有效；

在一实施例中，存在多个数据随路时钟有效信号时，检测到所有数据随路时钟有效信号的下降沿时，所述第二指示信号有效。

步骤1603，当所述第一指示信号和所述第二指示信号均有效时，所述输入输出缓存子电路将所述数据输入端输入的数据通过对应的数据输出端输出。

本实施例中，第一指示信号和第二指示信号均有效的时候，才进行数据输出，避免了只根据数据随路时钟有效信号进行数据输出，在毛刺对应的数据随路时钟有效信号的下降沿也进行数据输出，产生毛刺数据。本实施例中，由于毛刺通常小于有效数据的长度，因此，第一指示信号无效，仅第二指示信号有效时，无法进行数据输出，因此，不会在检测毛刺对应的数据随路时钟有效信号的下降沿后进行数据输出，从而不会产生毛刺数据。本申请实施例提供的数据输出方法，根据突发脉冲个数(相当于有效数据的长度)和数据随路时钟有效信号来输出数据，相比只根据数据随路时钟有效信号来输出数据，避免了输出毛刺带来的数据，提高了数据的准确性。

基于上述实施例的发明构思，本申请实施例还提供了一种显示装置，包括数据输出电路。所述数据输出电路为上述多个实施例提供的数据输出电路，其实现原理和实现效果类似，在此不再赘述。

显示装置可以包括显示基板，所述数据输出电路可以设置于显示基板上。所述数据输出电路与该显示基板的读出电路相连。该显示装置可以为：OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

有以下几点需要说明：

(1)本发明实施例附图只涉及到与本发明实施例涉及到的结构，其他结构可参考通常设计。

(2)在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合以得到新的实施例。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种数据输出电路，包括：移位寄存器子电路、有效信号生成子电路和输入输出缓存子电路，所述移位寄存器子电路耦接第1突发数据时钟输入端、第一节点；所述有效信号生成子电路耦接主时钟信号端、至少一个数据随路时钟有效信号端和第二节点；所述输入输出缓存子电路耦接所述主时钟信号端、所述第一节点、所述第二节点、至少一个数据输入端、和与所述数据输入端一一对应的数据输出端、与所述数据输入端一一对应的突发数据时钟输入端，所述突发数据时钟输入端包括所述第1突发数据时钟输入端，其中：

所述移位寄存器子电路设置为，接收所述第1突发数据时钟输入端输入的突发时钟信号，通过所述第一节点输出第一指示信号，且当接收到的突发脉冲个数达到预设值时，所述第一指示信号有效；

所述有效信号生成子电路设置为，接收所述数据随路时钟有效信号端输入的数据随路时钟有效信号，通过所述第二节点输出第二指示信号，且检测到所述数据随路时钟有效信号的下降沿时，所述第二指示信号有效；

所述输入输出缓存子电路设置为，缓存所述数据输入端输入的数据，当所述第一指示信号和所述第二指示信号均有效时，将缓存的数据通过对应的数据输出端输出。

2.根据权利要求1所述的数据输出电路，其特征在于，所述输入输出缓存子电路还耦接与所述数据输出端一一对应的数据使能信号端，所述输入输出缓存子电路还设置为，通过所述数据使能信号端输出数据使能信号，所述数据使能信号用于指示所述数据使能信号端对应的数据输出端的数据是否有效。

3.根据权利要求1所述的数据输出电路，其特征在于，所述移位寄存器子电路包括：累加器、第一组D触发器、选通器，其中，所述累加器的第二输入端耦接第一电压端，所述累加器的第一输入端耦接所述第一组D触发器的输出端和所述选通器的选通端，所述累加器的输出端耦接所述第一组D触发器的输入端，所述第一组D触发器的时钟输入端耦接所述第1突发数据时钟输入端，所述选通器的第一输入端耦接所述第一电压端，所述选通器的输出端耦接所述第一节点，所述选通器设置为，当所述选通端的值为所述预设值减1时，选通所述第一输入端。

4.根据权利要求1所述的数据输出电路，其特征在于，所述有效信号生成子电路包括：第二触发器、第一逻辑门、第三触发器，其中，所述第二触发器的时钟输入端和所述第三触发器的时钟输入端耦接所述主时钟信号端、所述第二触发器的输入端耦接所述第1数据随路时钟有效信号端，所述第二触发器的输出端耦接所述第一逻辑门的第一输入端，所述第一逻辑门的第二输入端耦接所述第1数据随路时钟有效信号端，所述第一逻辑门的输出端耦接所述第三触发器的输入端，所述第三触发器的输出端耦接所述第二节点，所述第一逻辑门设置为，所述第一逻辑门的第二输入端的输入信号进行非运算后，与所述第一逻辑门的第一输入端的输入信号进行与运算后通过所述第一逻辑门的输出端输出。

5.根据权利要求1所述的数据输出电路，其特征在于，所述有效信号生成子电路包括：第二触发器、第一逻辑门、第三触发器，第3与门至第N+1与门，所述N大于等于2，其中：

所述第二触发器的时钟输入端和所述第三触发器的时钟输入端耦接所述主时钟信号端、所述第二触发器的输入端耦接所述第N+1与门的输出端，所述第二触发器的输出端耦接所述第一逻辑门的第一输入端，所述第一逻辑门的第二输入端耦接第1数据随路时钟有效信号端，所述第一逻辑门的输出端耦接所述第三触发器的输入端，所述第三触发器的输出端耦接所述第二节点，第3与门至第N+1与门中，第i与门的输出端耦接第i+1与门的一个输入端，i为3至N，所述第3与门至所述第N+1与门的其余N个输入端分别耦接N个数据随路时钟有效信号端；

所述第一逻辑门设置为，所述第一逻辑门的第二输入端的输入信号进行非运算后，与所述第一逻辑门的第一输入端的输入信号进行与运算后通过所述第一逻辑门的输出端输出。

6.根据权利要求5所述的数据输出电路，其特征在于，所述输入输出缓存子电路包括第四D触发器、第二与门、第五D触发器、第2n+5组D触发器，第2n+6组D触发器，n为1至N，其中：

所述第四D触发器的时钟输入端耦接所述主时钟信号端，使能端和输入端耦接第二电压端，置位端耦接所述第一节点，输出端耦接所述第二与门的第二输入端；

所述第二与门的第一输入端耦接所述第二节点，输出端耦接所述第五D触发器的输入端；

所述第五D触发器的时钟输入端耦接所述主时钟信号端，所述第五D触发器的输出端耦接第2n+6组D触发器的使能端；

所述第2n+5组D触发器的时钟输入端耦接第n突发数据时钟输入端，输入端耦接第n数据输入端，输出端耦接所述第n数据输入端；

所述第2n+6组D触发器的时钟输入端耦接所述主时钟信号端，输入端耦接所述第n数据输入端，输出端耦接所述第n数据输出端。

7.根据权利要求1所述的数据输出电路，其特征在于，

所述移位寄存器子电路包括：累加器、第一组D触发器、选通器，其中，所述累加器的第二输入端耦接第一电压端，所述累加器的第一输入端耦接所述第一组D触发器的输出端和所述选通器的选通端，所述累加器的输出端耦接所述第一组D触发器的输入端，所述第一组D触发器的时钟输入端耦接所述第1突发数据时钟输入端，所述选通器的第一输入端耦接所述第一电压端，所述选通器的输出端耦接所述第一节点，所述选通器设置为，当所述选通端的值为所述预设值减1时，选通所述第一输入端；

所述有效信号生成子电路包括：第二触发器、第一逻辑门、第三触发器，其中，所述第二触发器的时钟输入端和所述第三触发器的时钟输入端耦接所述主时钟信号端、所述第二触发器的输入端耦接所述第1数据随路时钟有效信号端，所述第二触发器的输出端耦接所述第一逻辑门的第一输入端，所述第一逻辑门的第二输入端耦接所述第1数据随路时钟有效信号端，所述第一逻辑门的输出端耦接所述第三触发器的输入端，所述第三触发器的输出端耦接所述第二节点，所述第一逻辑门设置为，所述第一逻辑门的第二输入端的输入信号进行非运算后，与所述第一逻辑门的第一输入端的输入信号进行与运算后通过所述第一逻辑门的输出端输出；

所述输入输出缓存子电路包括第四D触发器、第二与门、第五D触发器、第7组D触发器，第8组D触发器，其中：

所述第四D触发器的时钟输入端耦接所述主时钟信号端，使能端和输入端耦接第二电压端，置位端耦接所述第一节点，输出端耦接所述第二与门的第二输入端；

所述第二与门的第一输入端耦接所述第二节点，输出端耦接所述第五D触发器的输入端；

所述第五D触发器的时钟输入端耦接所述主时钟信号端，所述第五D触发器的输出端耦接所述第8组D触发器的使能端；所述第五D触发器的输出端还耦接第1使能信号输出端；

所述第7组D触发器的时钟输入端耦接第1突发数据时钟输入端，输入端耦接第1数据输入端，输出端耦接所述第1数据输入端；

所述第8组D触发器的时钟输入端耦接所述主时钟信号端，输入端耦接所述第1数据输入端，输出端耦接第1数据输出端。

8.根据权利要求1所述的数据输出电路，其特征在于，

所述移位寄存器子电路包括：累加器、第一组D触发器、选通器，其中，所述累加器的第二输入端耦接第一电压端，所述累加器的第一输入端耦接所述第一组D触发器的输出端和所述选通器的选通端，所述累加器的输出端耦接所述第一组D触发器的输入端，所述第一组D触发器的时钟输入端耦接所述第1突发数据时钟输入端，所述选通器的第一输入端耦接所述第一电压端，所述选通器的输出端耦接所述第一节点，所述选通器设置为，当所述选通端的值为所述预设值减1时，选通所述第一输入端；

所述有效信号生成子电路包括：第二触发器、第一逻辑门、第三触发器，第3与门至第N+1与门，所述N大于等于2，其中：

所述第二触发器的时钟输入端和所述第三触发器的时钟输入端耦接所述主时钟信号端、所述第二触发器的输入端耦接所述第N+1与门的输出端，所述第二触发器的输出端耦接所述第一逻辑门的第一输入端，所述第一逻辑门的第二输入端耦接第1数据随路时钟有效信号端，所述第一逻辑门的输出端耦接所述第三触发器的输入端，所述第三触发器的输出端耦接所述第二节点，第3与门至第N+1与门中，第i与门的输出端耦接第i+1与门的一个输入端，所述第3与门至所述第N+1与门的其余N个输入端分别耦接N个数据随路时钟有效信号端；

所述第一逻辑门设置为，所述第一逻辑门的第二输入端的输入信号进行非运算后，与所述第一逻辑门的第一输入端的输入信号进行与运算后通过所述第一逻辑门的输出端输出；

所述输入输出缓存子电路包括第四D触发器、第二与门、第五D触发器、第2n+5组D触发器，第2n+6组D触发器，n为1至N，其中：

所述第四D触发器的时钟输入端耦接所述主时钟信号端，使能端和输入端耦接第二电压端，置位端耦接所述第一节点，输出端耦接所述第二与门的第二输入端；

所述第二与门的第一输入端耦接所述第二节点，输出端耦接所述第五D触发器的输入端；

所述第五D触发器的时钟输入端耦接所述主时钟信号端，所述第五D触发器的输出端耦接第2n+6组D触发器的使能端；所述第五D触发器的输出端还耦接第1使能信号输出端至第N使能信号输出端；

所述第2n+5组D触发器的时钟输入端耦接第n突发数据时钟输入端，输入端耦接所述第n数据输入端，输出端耦接所述第n数据输入端；

所述2n+6组D触发器的时钟输入端耦接所述主时钟信号端，输入端耦接所述第n数据输入端，输出端耦接所述第n数据输出端。

9.一种显示装置，其特征在于，包括如权利要求1至8任一所述的数据输出电路。

10.一种数据输出方法，应用于在如权利要求1至8任一所述的数据输出电路中，包括：

所述移位寄存器子电路接收所述第1突发数据时钟输入端输入的突发时钟信号，当接收到的突发脉冲个数达到预设值时，通过所述第一节点输出第一指示信号，且所述第一指示信号有效；

所述有效信号生成子电路接收所述数据随路时钟有效信号端输入的数据随路时钟有效信号，通过所述第二节点输出第二指示信号，且检测到所述数据随路时钟有效信号的下降沿时，所述第二指示信号有效；

当所述第一指示信号和所述第二指示信号均有效时，所述输入输出缓存子电路将所述数据输入端输入的数据通过对应的数据输出端输出。

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