CN102751230A - 浅沟槽隔离内的隔离电容器 - Google Patents
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Abstract
本发明提供了浅沟槽隔离内的隔离电容器。本发明公开了一种用于制造电容器的方法以及集成电路沟槽电容器结构。一种半导体工艺和装置提供了浅沟槽隔离电容器，该浅沟槽隔离电容器被集成在集成电路中，并且包括：电容器底板，该电容器底板被形成在沟槽开口下方的衬底层(10)中；电容器介电层(22)；以及凹陷的电容器顶板(28)，该凹陷的电容器顶板(28)由STI区(30)覆盖，并且通过侧壁介电层(23)与串扰相隔离。
Description
技术领域
本发明总体上涉及半导体器件领域。在一个方面中，本发明涉及高性能集成电路电容器结构。
背景技术
当在半导体衬底或芯片上形成集成电路时，独立的集成电路部件或电路可能受到由芯片上的其他电路元件或由外部电源所引起的电流和电压噪声的影响。为了保护电气网络或电路区域不受来自其他电路区域或外部电源的噪声影响，在芯片上形成去耦电容器，以通过该电容器分流降噪，从而减小噪声对受保护区域的影响。然而，前沿制造工艺不能形成具有足够去耦电容的平面去耦电容器，以在不消耗大量宝贵电路区域的情况下满足噪声保护要求。
因此，存在对用于制造去耦电容器结构的集成电路制造工艺的需求，该去耦电容器结构克服了如上所述的现有技术中的问题。此外，在参考附图和下面的详细描述审阅了本申请的其余部分之后，传统工艺和技术的局限和缺点对于本领域技术人员而言将变得显而易见。
附图说明
当结合附图考虑下面的详细描述时，可以理解本发明并且得到本发明的多个目的、特征和优点，在附图中：
图1图示了在半导体衬底之上形成掩膜层的半导体晶圆结构的部分截面视图；
图2图示了在图案化掩膜层以限定第一开口之后的图1之后的处理；
图3图示了至少半导体衬底的第一部分被蚀刻或去除以形成沟槽开口的图2之后的处理；
图4图示了在沟槽开口的侧壁和底部上形成介电层之后的图3之后的处理；
图5图示了在各向异性蚀刻工艺减薄了沟槽开口底部的介电层同时基本上保留了沟槽开口侧部上的介电层的厚度之后的图4之后的处理；
图6图示了在半导体晶圆结构之上形成导电层以填充沟槽开口之后的图5之后的处理；
图7图示了在诸如通过对半导体晶圆结构进行化学机械抛光(CMP)来使导电层平坦化之后的图6之后的处理；
图8图示了在对沟槽开口中的导电层执行了凹陷蚀刻和可选硅化之后的图7之后的处理；
图9图示了在沟槽开口中形成平坦化浅沟槽隔离填充层并且在半导体衬底中形成阱连接部(well tie)结构之后的图8之后的处理；
图10图示了在各向异性地蚀刻导电层以在沟槽开口中形成侧壁电容器板结构之后的图6之后的处理；
图11图示了在沟槽开口中形成平坦化浅沟槽隔离填充层之后的图10之后的处理；
图12图示了在形成杆状(bar)接触结构层以将侧壁电容器板结构连接到电容器顶板中之后的图11之后的处理；
图13是具有在通过在沟槽开口底部的相对薄的介电层以及在沟槽开口侧部上相对厚的介电层来形成浅沟槽开口和深沟槽开口之后在半导体衬底之上形成的绝缘体上半导体(SOI)层的半导体晶圆结构的部分截面图；
图14图示了导电层在半导体晶圆结构之上形成以填充沟槽开口并且然后被蚀刻或凹陷以形成顶板之后的图13之后的处理；以及
图15图示了在如下步骤之后的图14之后的处理：形成平坦化浅沟槽隔离填充层以填充浅沟槽开口并且覆盖在深沟槽开口中形成的凹陷的电容器顶板，从而在深隔离沟槽中形成去耦电容器，使得通过部分导电层在SOI层的顶部下方形成顶板，并且在底层半导体衬底中形成底板。
应当理解，为了图示的简单和清楚，附图中图示的元件不必按比例绘制。例如，为了提高和促进清楚和理解，一些元件的尺寸相对于其他元件被夸大。此外，在认为适当的情况下，附图标记在附图中被重复，以表示相对应或相似的元件。
具体实施方式
描述了一种用于在浅沟槽隔离沟槽或区域中制造一个或多个去耦电容器结构的方法和装置。在所选择的实施例中，在衬底之上的现有浅隔离沟槽中制造去耦沟槽电容器，使得由衬底形成底板，用导电层(例如，金属或硅化多晶硅)形成顶板，该导电层在随后形成的有源器件的沟道区下方的沟槽中进行凹陷，以减小垂直串联电阻和电气串扰，并且形成适当介电材料的浅沟槽隔离层以覆盖顶板。在形成顶板之前，在沟槽中制造介电层，该介电层在沟槽侧壁上相对较厚而在沟槽底部相对较薄。得到的介电层减小或最小化侧壁电容，并且限制对底表面的电容作用，从而使去耦沟槽电容器与邻近的有源器件操作相隔离。
现在将参考附图来详细描述各种说明性实施例。虽然在下面的描述中阐述了各种细节，但是应当理解，本发明可以在没有这些特定细节的情况下被实践，并且可以对本文中描述的发明做出大量的实施方式特定的决定，以实现器件设计者的特定目标，诸如符合与工艺技术或设计有关的限制，这将根据各个实施方式而不同。虽然这样的开发努力可能是复杂且耗时的，但是尽管如此，仍然可以是受益于本公开的本领域技术人员所承担的日常工作。例如，为了避免限制或混淆本发明，参考不包括每个器件特征或几何形状的半导体器件的简化截面图来描绘所选择的方面。还应当注意，在整个详细描述中，将形成并去除特定材料，以制造半导体结构。当下面没有详细说明用于形成或去除这样的材料的特定程序时，应当意指用于生长、沉积、去除或以其他方式以适当厚度形成这样的层的对于本领域技术人员而言常规的技术。这样的细节是公知的，并且被视为不必教导本领域技术人员如何做出或使用本发明。
现在转到图1，图示了半导体晶圆结构的部分截面视图，其中在半导体衬底层10之上形成一个或多个掩膜层12、14。具体地，该半导体晶圆结构包括由可以具有预定晶向的半导体材料形成的半导体衬底层10。根据正在制造的晶体管器件的类型，半导体衬底层10可以被实施为体硅衬底、单晶硅(掺杂或未掺杂)、SOI衬底或者任何半导体材料，包括例如Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP以及其他III-V族化合物半导体或其任何组合，并且可以可选地被形成为体处理晶圆(bulk handling wafer)。应当理解，可以对半导体衬底层10适当掺杂，以提供n型(电子)和p型(空穴)载流子。
可以通过在半导体衬底层10上沉积或生长第一介电层12(例如，垫氧化物)来形成图1所示的(一个或多个)掩膜层。随后，使用适当的掩蔽层材料来在第一介电层12之上沉积另一掩蔽层14。例如，氮化硅层可以被沉积为预定厚度(例如，700～900埃)。在该氮化物层的顶部，可以形成另一硬掩膜层(未示出)。
图2图示了在图案化掩膜层12、14以在半导体衬底层10之上限定第一开口16之后的图1之后的半导体晶圆结构的处理。任何期望的图案和蚀刻技术都可以用于形成(一个或多个)掩膜开口16，包括：形成图案化光致抗蚀剂层(未示出)来限定并且蚀刻硬掩膜层12、14，以用作用于硬掩膜蚀刻工艺的掩膜，该硬掩膜蚀刻工艺通过去除硬掩膜层12、14的暴露部分来向下蚀刻到半导体衬底层10。在硬掩膜蚀刻工艺之后，剥离光致抗蚀剂(例如，用灰化(ash)/蚕蚀(piranha)工艺)。
图3图示了至少半导体衬底10的第一部分被蚀刻或去除以形成沟槽开口18的图2之后的半导体晶圆结构的处理。任何期望的各向异性蚀刻技术都可以用于形成(一个或多个)沟槽开口18，包括：诸如反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光蚀刻的干蚀刻工艺、采用化学蚀刻剂的湿蚀刻工艺或其任何组合。在示例性实施例中，利用图案化的掩膜层12、14来执行一个或多个沟槽蚀刻，以蚀刻到半导体衬底层10中，形成浅沟槽开口18。沟槽开口18限定其中将形成衬底封端(substrate-terminated)的去耦沟槽电容器的区，其中在沟槽开口18底部的衬底层10的暴露部分将用作去耦电容器结构的电容器底板。应当理解，可以通过将导电杂质注入在沟槽开口底部的半导体衬底10中来形成该底板。替代地，可以通过执行下述步骤来在蚀刻沟槽开口之前形成该底板：以相对高能量来将导电杂质注入在预期沟槽开口的深度处的半导体衬底10中。
图4图示了在沟槽开口的侧壁和底部形成介电层20之后的图3之后的半导体晶圆结构的处理。在所选择的实施例中，介电层20通过热氧化工艺来形成，该热氧化工艺在半导体衬底10的暴露的底表面和侧壁表面上从半导体衬底10生长二氧化硅层20，但是沉积工艺也可以用于形成介电层20。当使用现有STI衬垫(1iner)工艺来形成介电层20时，可以通过使氧化物层生长到预定厚度(例如，大约200埃)来形成介电层20，但是可以使用其他材料或厚度。
图5图示了在各向异性蚀刻工艺减薄了沟槽开口18底部的介电层22，同时基本上保留了沟槽开口18侧部上的介电层23的厚度之后的图4之后的半导体晶圆结构的处理。任何期望的各向异性蚀刻技术都可以用于减薄或部分地蚀刻沟槽开口底部的介电层20，包括：干蚀刻工艺，诸如反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光蚀刻或其任何组合。如最后形成的，沟槽底部的减薄的介电层22的厚度被控制为预定厚度(例如，大约30～40埃)，以在沟槽底部提供所需要的去耦电容，同时侧壁介电层23的厚度足以使去耦沟槽电容器与邻近的有源器件操作电气隔离。
尽管未示出，但是应当理解，沟槽开口18中的介电层22、23可以利用其他处理步骤来形成。例如，可以对衬垫氧化层22进行各向异性蚀刻工艺，以从沟槽开口的底部去除所有氧化物，同时保留侧壁氧化物23，接着在沟槽开口的底部形成具有预定厚度(例如，大约20～50埃)的低应力氮化物层，以用作去耦电容器的电介质。替代地，可以用后续被平坦化的介电层来填充沟槽开口18(如图3中所示)，并且然后用分离的掩膜和蚀刻工艺来对其进行图案化和蚀刻，以形成暴露沟槽开口18的底部部分的第二沟槽开口，同时保留厚的侧壁介电层23，接着用诸如高k介电材料的绝缘材料来形成电容器介电层22。如上所述，用导电材料覆盖介电层22，以在介电层22之上形成也可能凹陷的导电顶板，并且可以通过用介电材料填充沟槽并且然后重新平坦化该介电材料来覆盖介电层22。应当理解，在沟槽开口的底部上形成的电容器介电层22可以用任何适当的绝缘体或高k介电材料来形成，包括但不限于，二氧化硅、氮氧化物、金属氧化物、低应力氮化物和其他氧化物，锆、铪、铝、镧、锶、钽、钛的硅酸盐或铝酸盐及其组合(例如，Ta2O5、ZrO2、HfO2、TiO2、Al2O3、Y2O3、La2O3、HfSiOX、ZrSiOX、ZrHfOx、LaSiOX、YSiOX、ScSiOX、CeSiOX、HfLaSiOX、HfAlOX、ZrAlOX和LaAlOX)。此外，多金属氧化物(例如钛酸锶钡，BST)也可以提供高k介电特性。
图6图示了在半导体晶圆结构之上形成了导电层24以覆盖介电层22、23并且填充沟槽开口之后的图5之后的半导体晶圆结构的处理。如果没有整个填充沟槽开口，则导电层24在最低程度上被形成为足以覆盖至少沟槽开口底部的厚度。在所选择的实施例中，利用一个或多个金属或金属基层24形成导电层24，该一个或多个金属或金属基层24使用任何期望的沉积或溅射工艺来在介电层22、23之上顺序沉积或形成，期望的沉积或溅射工艺诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、分子束沉积(MBD)或其任何(一个或多个)组合。第一金属基层24可以用从包括下述的组中选择的难熔金属来形成：Ti、V、Cr、Zr、Nb、Mo、Ru、Rh、Hf、Ta、W、Re、Os或Ir。替代地，导电层24可以使用CVD、PECVD、PVD、ALD或其任何(一个或多个)组合利用导电多晶硅层来形成。在沉积时，多晶硅层24可以被形成为具有相对低的导电性或电流的未掺杂或轻掺杂层，在该情况下，用一个或多个后续的掺杂或注入步骤来建立多晶硅层24中的导电性。然而，应当理解，多晶硅层24可以被形成为具有相对高的导电性的重掺杂层。此外，可以初始地以非晶态或多晶态来沉积多晶硅层24，但是在器件集成中的后续的退火步骤之后其将处于多晶态。用于多晶硅层24的(一种或多种)材料可以是硅、硅锗或其他适当的半导体。
图7图示了在导电层26已经被平坦化之后的图6之后的半导体晶圆结构的处理。如示，诸如通过单独地或者与其他蚀刻、剥离和/或清洗工艺相结合地进行CMP步骤，来对半导体晶圆结构进行抛光和/或回蚀刻，直至与(一个或多个)掩膜层12、14基本上共面为止。另外或者替代地，导电层26可以经受过蚀刻工艺，以形成凹陷的电容器顶板28，诸如下面参考图8示出和描述的。在替代实施例中，可以通过图案化掩膜，然后进行蚀刻，来从部分芯片区域选择性地去除导电层24。
图8图示了在对沟槽开口中的导电层26执行凹陷蚀刻以形成凹陷的电容器顶板28之后的图7之后的半导体晶圆结构的处理。应当理解，凹陷蚀刻工艺取决于用于形成导电层的材料。例如，可以进行受控制的金属蚀刻工艺(例如，氟基RIE蚀刻化学工艺)，以使在沟槽开口中形成的一个或多个金属或者金属基层进行凹陷，以限定用于去耦电容器结构的电容器顶板28，其远低于半导体晶圆结构中的有源器件区域地凹陷。
在导电层26由多晶硅形成的实施例中，可以进行受控制的半导体蚀刻工艺(例如，氯基RIE蚀刻化学工艺)，以使在沟槽开口中形成的多晶硅层进行凹陷，以限定用于去耦电容器结构的凹陷的电容器顶板28。可以使用任何期望的硅化物形成工艺来至少在凹陷的顶板28的顶部上形成硅化物层30(诸如CoSi2或NiSi)，来使得到的去耦电容器的凹陷的顶板28进行硅化，以减小电阻。硅化物形成步骤的示例性序列应当是：在半导体晶圆结构之上沉积或溅射导电或金属层(例如，钴或镍)，然后是加热步骤，以使金属层与凹陷的多晶硅层28发生反应而形成硅化物层30。在说明性实施例中，通过执行下述步骤来促进金属层和多晶硅层28的反应：执行初始快速热退火步骤(例如，400～600℃)，接着执行蚕蚀清洗步骤以去除过量的金属，并且然后执行第二快速热退火步骤(例如，650～850℃)。初始快速热退火步骤的定时和温度被选择为使得金属层与多晶硅层28的暴露表面发生反应。在蚕蚀清洗步骤之后，第二快速热退火步骤的定时和温度被选择为使得迫使反应后的硅化物30进入低电阻率相。尽管仅凹陷的电容器顶板28的一部分被显示为被硅化，但是应当理解，整个凹陷的电容器顶板28都可以被转化为硅化物。
图9图示了在沟槽开口中形成了平坦化浅沟槽隔离区32并且在半导体衬底10中形成了阱连接部(well tie)结构之后的图8之后的半导体晶圆结构的处理。利用适当的硬掩膜层12、14，通过下述步骤来形成浅沟槽隔离区32：用抛光的绝缘材料填充沟槽开口以覆盖凹陷的电容器顶板28，诸如通过用沉积的电介质(诸如高密度等离子体氧化物)填充沟槽开口，并且然后单独地或者与其他蚀刻、剥离和/或清洗工艺相结合地抛光、蚀刻或以其他方式平坦化沉积的电介质，以形成浅沟槽隔离区32。随后，使用一个或多个蚀刻工艺来去除其余的(一个或多个)硬掩膜层12、14。应当理解，半导体衬底10和侧壁介电层23的顶部部分可以通过抛光和/或蚀刻工艺来去除。
在通过图案化栅极介电层34和栅电极层36来形成栅电极之后，用去耦电容器的顶板和底板形成电气接触，以便于将电容器连接到集成电路。例如，可以通过在制造有源MOSFET器件期间在半导体衬底10中形成阱连接部区40、42来连接底板。如示，诸如通过使用注入掩膜来以预定注入能量和掺杂浓度(例如，至少大约1E19个原子/cm3)选择性地使杂质扩散或注入到半导体衬底10中，以便于位于半导体衬底10的上部分中，可以用具有预定导电类型(例如，n型或p型)的杂质的材料来形成非邻接的阱连接部40。
以类似的方式，通过使用注入掩膜来以预定注入能量和掺杂浓度选择性地使杂质扩散或注入到半导体衬底10中，用于连接底板的邻接阱连接部42可以被形成在源极/漏极区43附近。应当理解，通过使用相反极性的材料而得到不同的掺杂来与源极/漏极区43、44分离地形成邻接阱连接部42。为了使邻接阱连接部区42与源极/漏极区43对准，可以通过下述步骤来形成邻接阱连接部42：首先掩蔽有源器件区域，并且然后用适当的掺杂种类来注入阱连接部区42。通常，在栅极形成之后，还可以通过在相反极性的器件的源极/漏极形成期间注入阱连接部区(例如，NMOS源极/漏极注入可以用于形成用于PMOS器件的阱连接部区，反之亦然)来实现对于每个类型的阱的阱连接部掺杂。尽管没有明确示出，但是应当理解，在STI区32的任何一侧上形成的栅电极34、36以及源极/漏极区42、44通过平坦化的浅沟槽隔离区32来彼此电气隔离。
如所形成的，通过与(一个或多个)掺杂操作相结合地使用一个或多个掩蔽序列来实现期望的掺杂浓度，阱连接部区40、42的掺杂浓度被控制为允许随后形成到阱连接部40、42以及源极/漏极区43、44的欧姆接触。此外，阱连接部区40、42的放置、掺杂类型和掺杂浓度被选择为与在半导体衬底10(其可以被形成为n阱或p阱区)中形成的去耦电容器的底板进行电气接触。
尽管没有明确示出，但是应当理解，可以通过下述步骤来使顶板电气连接到集成电路：使用受控制的图案和各向异性蚀刻工艺来蚀刻顶板接触开口贯穿STI区32以暴露顶板，并且然后用一个或多个导电性材料填充顶板接触开口以形成顶板接触(未示出)。为了控制接触开口蚀刻工艺，应当理解，可以在形成STI区32之前，在凹陷的电容器顶板28之上形成蚀刻停止层(例如，氮化硅)。
应当理解，可以在STI沟槽中形成其他电容器板结构，以提供增强的去耦电容来满足噪声保护要求。例如，现在参考图10，图10图示了在各向异性地蚀刻了导电层24(图6中未示出)以在沟槽开口50中形成侧壁电容器平板结构52之后的图6之后的半导体晶圆结构的处理。如示，可以对导电层24进行高纵横比各向异性蚀刻工艺，以暴露在沟槽底部的减薄的介电层22的一部分，同时保留在开口50的侧壁上的导电顶板结构52。根据沉积的导电层24的构成材料和尺寸，该蚀刻可以使用一个或多个各向异性蚀刻工艺来形成导电性顶板结构52，包括干蚀刻工艺(诸如反应离子蚀刻、离子束蚀刻、等离子体蚀刻、激光蚀刻)或其任何组合。优选地，对用于形成沟槽开口50的制造顺序和/或蚀刻工艺进行控制，诸如通过在减薄的介电层22中包括蚀刻停止层(例如，碳化硅)，以防止减薄的介电层22从沟槽底部被去除。此外，蚀刻工艺还可以被选择和控制为使得导电顶板结构52的顶部远低于半导体晶圆结构中的有源器件区域地凹陷，或者与邻近的减薄的介电层22的较宽底部尺寸相比至少具有最小的上部尺寸。如果导电性板结构52由多晶半导体材料形成，则可以有利地进行硅化工艺，以减小去耦电容器板的串联电阻。
图11图示了在沟槽开口中形成平坦化浅沟槽隔离区54之后的图10之后的半导体晶圆结构的处理。在示例性顺序中，通过下述步骤来形成浅沟槽隔离区54：用抛光的绝缘材料来填充沟槽开口50以覆盖凹陷的顶板结构52，诸如通过用沉积的电介质(诸如高密度等离子体氧化物)填充沟槽开口，并且然后单独地或者与其他蚀刻、剥离和/或清洗工艺相结合地抛光、蚀刻或以其他方式平坦化沉积的电介质以形成浅沟槽隔离区54。此外，使用一个或多个蚀刻工艺来去除其余的硬掩膜层12、14。
图12图示了在去耦电容器的顶板和底板被电气连接到集成电路的其余部分之后的图11之后的半导体晶圆结构的处理。例如，可以通过在半导体衬底10中形成阱连接部区56来连接在沟槽下方的半导体衬底10中形成的底板，所述阱连接部区56诸如通过使用注入掩膜来注入具有预定导电类型(例如，n型或p型)杂质的材料，来以预定注入能量和掺杂浓度(例如，至少大约1E19个原子/cm3)选择性地使杂质扩散或注入到半导体衬底10中，以便于位于半导体衬底10的上部部分中。此外，可以通过在STI区54中形成杆状接触结构层来电气连接顶板，该杆状接触结构层电气连接导电顶板结构52。为此，可以通过使用受控制的图案和各向异性蚀刻工艺蚀刻杆状接触开口58贯穿STI区54，来暴露导电性顶板结构52。通过用一个或多个导电材料来填充杆状接触开口58，来形成顶板接触58。
本发明的所选择的实施例还可以用SOI半导体衬底来实现，以在深沟槽隔离区中形成去耦电容器结构，使得底板由底层半导体衬底形成，并且顶板由导电层(例如，金属或硅化多晶硅)形成，该顶板在SOI层顶部下方的深沟槽隔离区和沟道区中进行凹陷。此外，深沟槽去耦电容器可以以最少的附加工艺步骤来与现有制造工艺进行整合。
为了提供用于所选择的SOI实施例的示例性制造顺序，现在将参考图13，图13描绘了具有在半导体衬底100之上形成的绝缘体上半导体(SOI)层104、106的半导体晶圆结构的部分截面视图，其中浅沟槽开口110和深沟槽开口112分别由深沟槽开口底部的相对薄的介电层108以及沟槽开口侧部的相对厚的介电层109形成。具体地，该半导体晶圆结构包括由可以具有第一晶向的半导体材料形成的第一半导体层100。根据正在制造的晶体管器件的类型，第一半导体层100可以被实施为体硅衬底、单晶硅(已掺杂或未掺杂)、SOI衬底或者任何半导体材料，并且可以可选地被形成为体处理晶圆，半导体材料包括：例如，Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP以及其他III-V族化合物半导体或其任何组合。应当理解，可以对半导体层100进行适当掺杂，以提供n型(电子)和p型(空穴)载流子。在第一半导体层中，通过使用注入掩膜注入具有预定导电类型(例如，n型或p型)的杂质来以预定注入能量和掺杂浓度选择性地使杂质扩散或注入到半导体衬底100中，来在预期的深沟槽位置中形成底板102。
SOI层包括在第一半导体层100上形成的绝缘体层104，该绝缘体层104最终将用于形成用于绝缘体上半导体器件的隐埋氧化物(BOX)层。此外，SOI层包括由可以具有与第一晶向不同的晶向的半导体材料形成的第二半导体层106，但是应当理解，第二半导体层106并非必须具有不同的晶向。根据正在制造的晶体管器件的类型，第二半导体层106可以由任何半导体材料形成，包括例如Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP以及其他IV、III/V或II/VI族化合物半导体或其任何组合。还应当理解，可以对第二半导体层106进行适当掺杂，以提供n型(电子)和p型(空穴)载流子。
在所描绘的半导体晶圆结构中，已经使用STI蚀刻工艺在第二半导体层106中形成了浅沟槽开口110，例如，对图案化的沟槽蚀刻掩膜层(未示出)进行各向异性蚀刻以在SOI层106中选择性地形成第一沟槽开口110。利用单独的沟槽蚀刻掩膜和蚀刻工艺，诸如通过使用深蚀刻工艺(例如，对图案化的掩膜层进行一个或多个各向异性蚀刻工艺)，在SOI层106、104中还形成了深沟槽开口112，以暴露底层半导体衬底100。一旦分别形成了浅沟槽开口110和深沟槽开口112，就在开口110、112中形成介电层，使得在深沟槽开口112的底部形成相对薄的介电层108，并且在沟槽开口110、112侧面上形成相对厚的介电层109。例如，可以通过在开口110、112的暴露的底表面和侧壁表面上沉积或热生长二氧化硅层来形成介电层，然后对该二氧化硅层进行各向异性蚀刻，以使底表面上的介电层减薄到预定厚度(例如，大约30～40埃)，但还可以使用其他材料或厚度。
图14图示了在半导体晶圆结构之上形成导电层114a(用虚线表示)以填充沟槽开口110、112并且然后进行蚀刻或凹陷以形成顶板114b的图13之后的半导体晶圆结构的处理。导电层114a可以由金属或金属基层形成，诸如通过使用诸如CVD、PECVD、PVD、ALD或其任何组合的任何期望的沉积或溅射工艺来在沟槽蚀刻掩膜层(未示出)和介电层108、109之上沉积难熔金属。替代地，导电层114a可以由掺杂的或未掺杂的多晶硅层形成，该多晶硅层通过CVD、PECVD、PVD、ALD或其组合来在沟槽蚀刻掩膜层(未示出)和介电层108、109之上毯式(blanket)沉积到足以完全填充沟槽开口110、112的厚度。在示例性实施例中，通过使高度掺杂的多晶硅(例如，具有至少1E19/cm3的硼浓度)层沉积到预定厚度(例如，8000埃)来形成导电层114a。如所沉积的，导电层114a被形成为至少填充深沟槽开口112的底部，其中该导电层随后将形成用于去耦电容器的电容器顶板。
在半导体晶圆结构之上形成导电层114a之后，进行一个或多个CMP或回蚀刻步骤，以从浅沟槽开口110并且从深沟槽开口112的上部部分去除导电层材料。然而，蚀刻工艺的定时和化学性被控制为保留在深沟槽开口112的下部部分中的导电层材料，从而形成凹陷的电容器顶板114b，该电容器顶板远低于半导体晶圆结构中的第二半导体层106和/或有源器件区域地凹陷。如上所述，凹陷蚀刻工艺将取决于用于形成导电层的材料。此外，可以存在其他处理步骤，诸如如果电容器顶板114b由半导体材料形成的则硅化该电容器顶板114b，以减小去耦电容器的垂直串联电阻。
图15图示了在形成平坦化浅沟槽隔离填充层116a、116b之后的图14之后的半导体晶圆结构的处理。应当理解，平坦化工艺可以去除半导体层106和侧壁介电层109的顶部部分。第一STI填充层116a填充浅沟槽开口110，而第二STI填充层116b覆盖在深沟槽开口112中形成的凹陷的电容器顶板114b，从而在深隔离沟槽中形成去耦电容器，使得顶板114b被形成在SOI层104的顶部的下方，并且底板102被形成在底层半导体衬底100中。在形成有源器件栅电极结构118、120之后，还可以与邻接的阱连接部区123一起形成源极/漏极区122，以将去耦电容器板电气连接到集成电路。此外，可以在深STI区116b中形成顶板接触或杆状接触结构层，以将凹陷的电容器顶板114b电气连接到集成电路。电容器的底板102可以通过接触件被连接到与SOI处理共有的衬底(未示出)。
根据上述示例性实施例，可以在不需要专用沟槽的情况下，在现有的STI区中形成高电容去耦电容器。为此，使STI沟槽衬有相对厚的侧壁介电层，以提供电气隔离和减小的电容，用于最小化对MOSFET操作的任何影响。此外，通过用金属或高导电性半导体材料(例如，硅化物)形成凹陷的顶板，可以用隔离材料来部分地填充STI沟槽开口，以向去耦电容器提供具有减小的垂直串联电阻的电气隔离的优点。通过使用STI区来将去耦电容器置于有源区域的外部，包括窄空间内的布置(例如，细长结构)，而不干扰器件操作，所提出的STI去耦电容器可以被部署在各种区域中。凹陷的去耦电容器板的另一个优点在于，由于凹陷的STI去耦电容器将不干扰场多晶硅特征，所以通常可以将场多晶硅特征置于STI区之上。另外，这些电容器的形成将不干扰CMP控制所需要的格区(tile)或虚拟(dummy)特征。
应当理解，将使用附加处理工艺来制造和连接本文所描述的去耦电容器结构，诸如通过蚀刻深STI填充区116b来形成对电容器底板102的接触并且形成对凹陷的顶板114b的接触。此外，使用牺牲氧化物形成、剥离、隔离区形成、阱区形成、栅极电介质和电极形成、扩展注入、晕环(halo)注入、间隔形成、源极/漏极注入、热驱动或退火步骤和抛光步骤、以及常规的后端处理(未描绘)(通常包括用于以期望的方式连接晶体管以实现期望的功能的多层互连的形成)中的一个或多个，可以在诸如晶体管器件的晶圆结构上形成其他电路特征。因而，用于完成半导体结构的制造的具体顺序可以根据处理和/或设计要求而改变。
至此，应当理解，本文提供了一种电容器制造方法以及得到的电容器结构，诸如去耦电容器。如所公开的，半导体衬底结构被提供为体半导体衬底或SOI衬底。在半导体衬底结构中，沟槽开口被形成为限定沟槽开口的底表面和侧壁表面，其中底表面暴露半导体衬底结构中的电容器底板半导体区。在沟槽开口中，形成电容器介电衬垫和绝缘介电侧壁层，其中绝缘介电侧壁层比电容器介电层更厚。在所选择的实施例中，诸如通过利用热氧化工艺在沟槽开口上生长电容器介电层和绝缘介电侧壁层，来以对电容器提供电气隔离的厚度在侧壁上形成绝缘介电侧壁层。在其他实施例中，电容器介电层和绝缘介电侧壁层可通过下述方式来形成：在沟槽开口中的底表面和侧壁表面上生长或沉积介电层；对介电层进行各向异性蚀刻以从沟槽开口的底部去除介电层，同时基本上保留沟槽开口的侧壁表面上的介电层；并且然后在沟槽开口底部上形成第二底部衬垫层(例如，低应力氮化物层或其他低应力介电层)，该第二底部衬垫层形成用于去耦电容器的电容器介电层。替代地，电容器介电层和绝缘介电侧壁层可以通过下述步骤来形成：在沟槽开口中形成介电层，并且然后对该介电层进行各向异性蚀刻以部分地蚀刻该介电层，以保留为电容器介电层至少两倍厚的绝缘介电侧壁层。随后，在沟槽开口中的电容器介电层上形成导电电容器顶板层，该电容器顶板层的顶表面在半导体衬底结构的顶表面的下方。在所选择的实施例中，导电电容器顶板层通过下述步骤来形成：在沟槽开口中的至少电容器介电层上沉积导电层(例如，金属基半导体或硅化物材料)，并且然后对沟槽开口中的导电层进行抛光和/或蚀刻，以减小导电层的厚度并且形成具有在半导体衬底结构的顶表面下方的平坦化顶表面的电容器顶板。在其他实施例中，导电电容器顶板层通过下述步骤来形成：在沟槽开口中的至少底表面衬底衬垫层上沉积导电层，并且然后对沟槽开口中的导电层进行各向异性蚀刻，以在不去除底表面衬垫层的情况下在沟槽开口中形成侧壁电容器顶板结构。在形成导电电容器顶板层之后，诸如通过下述步骤来在导电电容器顶板层上形成浅沟槽隔离区：沉积绝缘材料以覆盖导电电容器顶板层并且填充沟槽开口，并且然后平坦化绝缘材料以在沟槽开口中形成浅沟槽隔离区。
在另一形式中，本文提供了一种电容器制造方法以及得到的电容器结构，诸如去耦电容器。如所公开的，提供了一种具有顶表面的半导体衬底结构。在该半导体衬底结构中，通过选择性地去除第一区中的半导体衬底结构的一部分以限定底表面和侧壁表面来形成沟槽开口，其中底表面暴露形成电容器底板的半导体衬底结构中的掺杂的半导体区。在沟槽开口中，利用侧壁表面衬垫层来形成介电衬垫，该侧壁表面衬垫层比底表面衬垫层更厚，以便于对电容器提供电气隔离。在所选择的实施例中，介电衬垫通过下述步骤来形成：在沟槽开口中的底表面和侧壁表面上沉积或生长介电层，并且然后对沟槽开口中的介电层进行各向异性蚀刻以部分地蚀刻介电层，以形成具有侧壁表面衬垫层的介电衬垫，该侧壁表面衬垫层比形成用于去耦电容器的电容器介电层的底表面衬垫层更厚。在其他实施例中，介电衬垫通过下述步骤来形成：在沟槽开口中的底表面和侧壁表面上生长或沉积介电层，对介电层进行各向异性蚀刻以从沟槽开口底部去除介电层，同时基本上保留沟槽开口的侧壁表面上的介电层，并且然后在沟槽开口的底部上形成第二底部衬垫层(例如，低应力氮化物层)，该第二底部衬垫层形成用于耦电容器的电容器介电层。在底表面衬垫层上，用金属基材料或硅化半导体材料在沟槽开口中形成导电层作为电容器顶板，该电容器顶板的顶表面可以在半导体衬底结构的顶表面的下方进行凹陷。该导电层可通过下述步骤来形成：在沟槽开口中的至少底表面衬垫层上沉积导电层，并且然后对沟槽开口中的导电层进行抛光和/或蚀刻，以形成具有顶表面的电容器顶板。替代地，导电层可以通过下述步骤来形成：在沟槽开口中的至少底表面衬垫层上沉积导电层，并且然后对沟槽开口中的导电层进行各向异性蚀刻，以在不去除底表面衬垫层的情况下在沟槽开口中形成侧壁电容器顶板结构。随后，在电容器顶板之上形成隔离层。
在又一形式中，本文提供了一种集成电路沟槽电容器结构以及用于制造该结构的方法。如所公开的，该电容器结构包括第一电容器板，该第一电容器板由要位于在衬底中形成的沟槽下方的掺杂的半导体层来形成。该电容器结构还包括电容器介电层，该电容器介电层被形成在第一电容器板上的沟槽中。此外，该电容器结构包括第二电容器板，该第二电容器板由在沟槽中形成的导电性材料在电容器介电层上形成，其中第二电容器板通过侧壁介电层而与邻近的半导体材料和有源器件操作电气隔离，该侧壁介电层以提供电气隔离的厚度被形成在沟槽开口的侧壁上。如所形成的，其中形成第二电容器板的沟槽被定位为使其中形成第一导电类型的一个或多个第一晶体管的第一有源区域与其中形成第二不同导电类型的一个或多个第二晶体管的第二有源区域进行分离。
在又一形式中，提供了一种集成电路沟槽电容器结构以及用于制造该结构的方法。如所公开的，该电容器结构包括第一电容器板，该第一电容器板由掺杂的半导体层形成，该掺杂的半导体层要位于在具有顶表面的衬底结构中形成的沟槽下方。该电容器结构还包括电容器介电层，该电容器介电层被形成在第一电容器板上沟槽中。此外，该电容器结构包括凹陷的第二电容器板，该凹陷的第二电容器板由在沟槽中形成的导电材料被形成在电容器介电层上，其中凹陷的第二电容器板具有在衬底结构的顶表面下方的顶表面，以提供与邻近的有源器件操作的电气隔离。最后，该电容器结构包括浅沟槽隔离区，该浅沟槽隔离区被形成在凹陷的第二电容器板之上。如所形成的，其中形成第二电容器板的沟槽被定位为使其中形成第一导电类型的一个或多个第一晶体管的第一有源区域与其中形成第二不同导电类型的一个或多个第二晶体管的第二有源区域进行分离。
尽管本文中所公开的示例性实施例针对各种半导体器件结构以及用于制造该结构的方法，但本发明不必限于说明适用于各种半导体工艺和/或器件的本发明的发明性方面的示例性实施例。因此，以上公开的特定实施例仅是说明性的，而不应当被视为对本发明的限制，因为可以以不同的但对于受益于本文教导的本领域技术人员而言明显等同的方式来修改和实践本发明。例如，可以使用除了本文所公开之外的不同的掺杂类型和浓度。而且，所描述的层的尺寸可以偏离所公开的尺寸值。因此，前面的描述并不意在将本发明限制为所阐述的具体形式，相反，意在涵盖可以被包括在由随附权利要求书所限定的本发明的精神和范围内的这样的替代、修改和等价物，使得本领域技术人员应当理解，在不脱离本发明以其最宽泛形式的精神和范围的情况下，可以进行各种改变、替换和更改。
上面已经参考具体实施例描述了益处、其他优点和对问题的解决方案。然而，不应当将这些益处、优点或解决方案以及可以使任何益处、优点或解决方案发生或变得更加突出的任何要素解释为任何或所有权利要求的关键的、必要的或者必不可少的特征或要素。如本文所使用的，术语“包括”或其任何其他变形都意在涵盖非排他性包括，使得包括一系列要素的工艺、方法、物品或装置不仅包括这些要素，而且还可以包括其他没有明确列出或者这类工艺、方法、物品或装置本身所固有的要素。
Claims (21)
1.一种用于制造电容器的方法，包括：
提供半导体衬底结构；
在所述半导体衬底结构中形成沟槽开口，以限定所述沟槽开口的底表面和侧壁表面，其中，所述底表面暴露所述半导体衬底结构中的电容器底板半导体区；
在所述沟槽开口的所述底表面上形成电容器介电层，并且在所述沟槽开口的所述侧壁表面上形成绝缘介电侧壁层，其中，所述绝缘介电侧壁层比所述电容器介电层更厚；以及
在所述沟槽开口中的所述电容器介电层上形成导电电容器顶板层。
2.根据权利要求1所述的方法，进一步包括：在所述导电电容器顶板层上形成浅沟槽隔离区。
3.根据权利要求1所述的方法，其中，在所述沟槽开口的所述侧壁表面上形成所述绝缘介电侧壁层包括：在所述沟槽开口中形成介电衬垫，所述介电衬垫包括具有为所述电容器提供电气隔离的厚度的侧壁表面衬垫层。
4.根据权利要求1所述的方法，其中，形成所述电容器介电层和所述绝缘介电侧壁层包括：
在所述沟槽开口中的所述底表面和所述侧壁表面上形成介电层；
对所述沟槽开口中的所述介电层进行各向异性蚀刻，以从所述沟槽开口的底部去除所述介电层，同时保留所述沟槽开口的所述侧壁表面上的介电层；以及
在所述沟槽开口的底部上形成介电层，所述介电层形成用于所述电容器的电容器介电层。
5.根据权利要求1所述的方法，其中，形成所述电容器介电层和所述绝缘介电侧壁层包括：用热氧化工艺在所述沟槽开口上生长所述电容器介电层和所述绝缘介电侧壁层。
6.根据权利要求1所述的方法，其中，形成所述电容器介电层和所述绝缘介电侧壁层包括：
在所述沟槽开口中的所述底表面和所述侧壁表面上形成介电层；以及
对所述沟槽开口中的所述介电层进行各向异性蚀刻，以留下为所述电容器介电层至少两倍厚的绝缘介电侧壁层。
7.根据权利要求1所述的方法，其中，形成所述导电电容器顶板层包括：
在所述沟槽开口的所述底表面上的至少所述电容器介电层上沉积导电层；以及
对所述沟槽开口中的所述导电层进行各向异性蚀刻，以在不去除所述沟槽开口的所述底表面上的所述电容器介电层的情况下，在所述沟槽开口中形成侧壁电容器顶板结构。
8.根据权利要求1所述的方法，其中，形成所述导电电容器顶板层包括：在所述沟槽开口的所述底表面上的所述电容器介电层上形成金属基材料作为电容器顶板，所述电容器顶板具有在所述半导体衬底结构的顶表面下方的顶表面。
9.根据权利要求1所述的方法，其中，形成所述导电电容器顶板层包括：在所述沟槽开口的所述底表面上的所述电容器介电层上形成硅化物材料作为电容器顶板，所述电容器顶板具有在所述半导体衬底结构的顶表面下方的顶表面。
10.根据权利要求1所述的方法，其中，形成所述浅沟槽隔离区包括：
沉积绝缘材料，以覆盖所述导电电容器顶板层，并且填充所述沟槽开口；以及
平坦化所述沟槽开口中的所述绝缘材料。
11.一种用于制造电容器的方法，包括：
提供具有顶表面的半导体衬底结构；
通过选择性地去除第一区中的所述半导体衬底结构的一部分，以限定底表面和侧壁表面，来在所述半导体衬底结构中形成沟槽开口，其中，所述底表面暴露形成电容器底板的所述半导体衬底结构中的半导体区；
在所述沟槽开口中形成介电衬垫，所述介电衬垫包括比底表面衬垫层更厚的侧壁表面衬垫层；以及
在所述沟槽开口中的所述底表面衬垫层上形成导电层作为电容器顶板。
12.根据权利要求11所述的方法，其中，形成所述介电衬垫包括：
在所述沟槽开口中的所述底表面和所述侧壁表面上形成介电层；以及
对所述沟槽开口中的所述介电层进行各向异性蚀刻，以部分地蚀刻所述介电层，以形成所述介电衬垫，所述介电衬垫具有比底表面衬垫层更厚的侧壁表面衬垫层，所述底表面衬垫层形成用于所述电容器的电容器介电层。
13.根据权利要求11所述的方法，其中，形成所述介电衬垫包括：
在所述沟槽开口中的所述底表面和所述侧壁表面上形成介电层；
对所述沟槽开口中的所述介电层进行各向异性蚀刻，以从所述沟槽开口的底部去除所述介电层，同时保留所述沟槽开口的所述侧壁表面上的介电层；以及
在所述沟槽开口的底部上形成介电层，所述介电层形成用于所述电容器的电容器介电层。
14.根据权利要求11所述的方法，其中，形成所述导电层包括：
在所述沟槽开口中的至少所述底表面衬垫层上沉积具有厚度的金属基导电层；以及
减小所述沟槽开口中的所述金属基导电层的厚度，以形成所述电容器顶板，所述电容器顶板具有在所述半导体衬底结构的所述顶表面下方凹陷的顶表面。
15.根据权利要求11所述的方法，其中，形成所述导电层包括：
在所述沟槽开口中的至少所述底表面衬垫层上沉积导电层；以及
对所述沟槽开口中的所述导电层进行各向异性蚀刻，以在不去除所述底表面衬垫层的情况下，在所述沟槽开口中形成侧壁电容器顶板结构。
16.根据权利要求11所述的方法，其中，形成所述导电层包括：在所述沟槽开口中的所述底表面衬垫层上形成硅化物材料作为电容器顶板。
17.根据权利要求11所述的方法，其中，形成所述介电衬垫包括：在所述沟槽开口中形成介电衬垫，所述介电衬垫包括至少为所述底表面衬垫层两倍厚的侧壁表面衬垫层，以为所述电容器提供电气隔离。
18.根据权利要求11所述的方法，进一步包括：在所述电容器顶板上方形成隔离层。
19.一种集成电路沟槽电容器结构，包括：
第一电容器板，所述第一电容器板由位于在衬底中形成的沟槽下方的半导体层来形成；
电容器介电层，所述电容器介电层位于所述第一电容器板上所述沟槽中；以及
第二电容器板，所述第二电容器板位于所述电容器介电层上，由位于所述沟槽中的导电性材料来形成，其中，所述第二电容器板通过侧壁介电层与邻近的半导体材料电气隔离，所述侧壁介电层位于所述沟槽的侧壁上并且比所述电容器介电层更厚。
20.根据权利要求19所述的集成电路沟槽电容器结构，其中，所述第二电容器板包括：凹陷的第二电容器板，所述凹陷的第二电容器板位于所述电容器介电层上，并且由位于所述沟槽中的导电材料来形成，其中，所述凹陷的第二电容器板具有在所述衬底的顶表面下方并且由介电材料覆盖的顶表面。
21.根据权利要求19所述的集成电路沟槽电容器结构，其中，所述第二电容器板被形成在沟槽中，所述沟槽使其中形成第一导电类型的一个或多个第一晶体管的第一有源区域与其中形成第二不同导电类型的一个或多个第二晶体管的第二有源区域相分离。
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
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| CP01 | Change in the name or title of a patent holder |