CN102749953A - 半导体集成电路装置 - Google Patents

Abstract

本发明涉及半导体集成电路装置，稳压器(10)具有：运算放大器(OP)，其非反相输入端子被输入基准电压，并且反相输入端子与输出负载连接；和输出电路(X1)，该输出电路(X1)包括：栅极与运算放大器(OP)的输出端(O/)连接，并且漏极与运算放大器(OP)的反相输入端子连接，且在工作状态下导通，在非工作状态下截止的PMOS晶体管(p11)；和被串联连接在电源(vdd)与PMOS晶体管(p11)的源极之间，与PMOS晶体管(p11)相比，栅极宽度/栅极长度比小，且在工作状态下导通，在非工作状态下截止的PMOS晶体管(p12)。从而，在构成恒压输出电路的晶体管的驱动器能力提高的情况下，也能够防止该晶体管的截止漏电流超过输出负载的截止漏电流的情况。

Description

半导体集成电路装置

技术领域

本发明涉及半导体集成电路装置。

背景技术

以往，作为恒压生成电路(稳压器)的构成，提出有各种各样构成的电路(例如参照专利文献1)。

图6示出了以往例子的稳压器100的电路图。如该图所示，稳压器100被构成为包括作为差动放大电路的运算放大器OP以及输出电路X10。

运算放大器OP如图7所示，是包含PMOS晶体管p00、p01、NMOS晶体管n00、n01、n02而构成的差动放大电路。对于运算放大器OP来说，PMOS晶体管p00与NMOS晶体管n00串联连接，PMOS晶体管p01与NMOS晶体管n01串联连接。PMOS晶体管p00、p01的源极与电源vdd连接，NMOS晶体管n00、n01的源极与NMOS晶体管n02的漏极连接。NMOS晶体管n02的源极被接地。

另外，NMOS晶体管n00的栅极与反相输入端子连接，NMOS晶体管n01的栅极与非反相输入端子连接，偏压信号vb被输入到NMOS晶体管n02的栅极。并且，PMOS晶体管p01的漏极与NMOS晶体管n01的漏极的接点为运算放大器OP的输出端o/。

输出电路X10，如图6所示，包含PMOS晶体管p10、p11、NMOS晶体管n11而构成。

PMOS晶体管p10的源极与电源vdd连接，PMOS晶体管p10的栅极被输入激活信号act，PMOS晶体管p10的漏极与运算放大器OP的输出端0/以及PMOS晶体管p11的栅极连接。

PMOS晶体管p11的源极与电源vdd连接，PMOS晶体管p11的栅极与运算放大器OP的输出端o/以及PMOS晶体管p10的漏极连接，PMOS晶体管p11的漏极与运算放大器OP的反相输入端子以及NMOS晶体管n11的漏极连接。

NMOS晶体管n11的漏极与运算放大器OP的反相输入端子以及PMOS晶体管p11的漏极连接，NMOS晶体管n11的栅极被输入偏压信号vb，NMOS晶体管n11的源极接地。

对运算放大器OP的非反相输入端子输入基准电压信号ref。运算放大器OP的反相输入端子与PMOS晶体管p11以及NMOS晶体管n11的漏极连接，该接点作为稳压器100的输出端xout与输出负载106连接。

]输出负载Y被供给从稳压器100的输出端xout输出的电压ivc10而工作。其中，在图6中，为了易于说明，将输出负载Y使用流出电流iL的电流源D替换表示。

接下来，对于稳压器100的工作，参照图8所示的时序图进行说明。

如图8所示，激活信号act为低电平时，稳压器100处于非工作状态，当激活信号act成为高电平时，稳压器100成为工作状态。

基准电压信号ref以及偏压信号vb如图8所示，是与激活信号act同步的信号。

在激活信号act为高电平的情况下，即稳压器100处于工作状态的情况下，如图8所示，稳压器100的输出电压ivc10成为与基准电压信号ref大致相同的中间电平的电压。另一方面，在激活信号act为低电平的情况下，即稳压器100处于非工作状态的情况下，由于PMOS晶体管p11截止，所以输出电压ivc10成为高阻抗，但通过输出负载Y最终达到接地电平。

这里，在稳压器100的工作状态下的输出负载Y中流动的电流iL为构成将输出电压ivc10作为电源的输出负载Y的内部电路的工作电流，在非工作状态下，为上述内部电路的截止漏电流。其中，作为一个例子，工作状态下的电流iL为数mA，非工作状态下的电流iL为1μA以下。

专利文献1：日本特开2006-331235号公报。

然而，近年来，为了应对快闪存储器的自写入、对应无片外电容稳压器等，伴随着输出负载Y的电流iL的增大，存在想要使稳压器100的输出电路X10的PMOS晶体管p11的驱动器能力增加的情况。该情况下，具体而言则需要增大PMOS晶体管p11的尺寸(dimension)，即需要增大栅极宽度/栅极长度比。

另一方面，若增大栅极宽度/栅极长度比，则非工作状态下的PMOS晶体管p11的截止漏电流超过在输出负载Y的内部电路中流动的电流iL，如图9所示，输出电压ivc10上升到电源vdd电平。这是由于为了使PMOS晶体管p11的驱动器能力增加，与PMOS晶体管p11的截止漏电流的增加相对，输出负载Y的内部电路的截止漏电流几乎不变化，因此PMOS晶体管p11的截止漏电流超过输出负载Y的内部电路的截止漏电流，PMOS晶体管p11在低电流状态下截止。

因此，如图9所示，该输出负载Y以稳压器100的输出电压ivc10作为电源，存在有可能导致发生构成输出负载Y的内部电路的未图示的晶体管的超过耐压电压、工作不良等问题。

发明内容

本发明是为了解决上述课题而提出的，其目的在于提供一种即使在使构成恒压输出电路的晶体管的驱动器能力被提高的情况下，也能够防止该晶体管的截止漏电流超过以上述恒压作为电源的输出负载的截止漏电流的半导体集成电路装置。

为了达成上述目的，技术方案1记载的发明的特征在于，具有：差动放大电路，其非反相输入端子被输入基准电压，并且反相输入端子与输出负载连接；和输出电路，该输出电路包括：第1MOS晶体管，其栅极与上述差动放大电路的输出端连接，并且漏极与上述差动放大电路的反相输入端子连接，在工作状态下导通，在非工作状态下截止；和第2MOS晶体管，其被串联连接在电源与上述第1MOS晶体管的源极之间，栅极宽度/栅极长度比比上述第1MOS晶体管栅极的宽度/栅极长度比小，且在上述工作状态下导通，在上述非工作状态下截止。

发明效果

]根据本发明，起到了即使在使构成恒压输出电路的晶体管的驱动器能力被提高的情况下，也能够防止该晶体管的截止漏电流超过以上述恒压作为电源的输出负载的截止漏电流的这一效果。

附图说明

图1是第1实施方式的稳压器的电路图。

图2是表示第1实施方式的稳压器的各部的信号的时序图。

图3是表示第2实施方式的稳压器的电路图。

图4是第2实施方式的运算放大器的电路图。

图5是表示第2实施方式的稳压器的各部的信号的时序图。

图6是以往例的稳压器的电路图。

图7是以往例的运算放大器的电路图。

图8是表示以往例的稳压器的各部的信号的时序图。

图9是表示以往例的稳压器的各部的信号的时序图。

具体实施方式

以下，参照附图对本发明的优选实施方式详细地进行说明。

(第1实施方式)

图1是表示本发明的第1实施方式的稳压器10的电路构成图。其中，对于与图6相同的部分赋予相同的附图标记。如该图所示，稳压器10包括作为差动放大电路的运算放大器OP以及输出电路X1而构成。其中，运算放大器OP由于与上述的图7所示的构成相同，故省略其说明。

输出电路X1如图1所示，包括PMOS晶体管p10、p11、p12、NMOS晶体管n11而构成。这样，输出电路X1在具有PMOS晶体管p12这一点上与图6所示的输出电路X10不同。

PMOS晶体管p10的源极与电源vdd连接，PMOS晶体管p10的栅极被输入激活信号act，PMOS晶体管p10的漏极与运算放大器OP的输出端o/以及PMOS晶体管p11的栅极连接。

PMOS晶体管p11的源极与PMOS晶体管p12的漏极连接，PMOS晶体管p11的栅极与运算放大器OP的输出端o/以及PMOS晶体管p10的漏极连接，PMOS晶体管p11的漏极与运算放大器OP的反相输入端子以及NMOS晶体管n11的漏极连接。

PMOS晶体管p12的漏极与电源vdd连接，PMOS晶体管p12的栅极被输入将激活信号act反相后的反相激活信号act/，PMOS晶体管p12的漏极与PMOS晶体管p11的源极连接。

NMOS晶体管n11的漏极与运算放大器OP的反相输入端子以及PMOS晶体管p11的漏极连接，NMOS晶体管n11的栅极被输入偏压信号vb，NMOS晶体管n11的源极被接地。

运算放大器OP的非反相输入端子被输入基准电压信号ref。运算放大器OP的反相输入端子与PMOS晶体管p11以及NMOS晶体管n11的漏极连接，该接点作为稳压器10的输出端xout与输出负载Y连接。

输出负载Y被提供从稳压器10的输出端xout输出的电压ivc11而工作。其中，在图1中，为了便于说明，将输出负载Y使用流出电流iL的电流源D置换来表示。

这里，PMOS晶体管p12的尺寸(dimension)，即栅极宽度/栅极长度比被设定为，与在非工作状态下的输出负载Y中流动的电流iL，即以输出电压ivc11作为电源的输出负载Y的内部电路的截止漏电流相比，PMOS晶体管p12的截止漏电流小。输出负载Y的内部电路的截止漏电流能够通过其内部电路的构成而被先设定。因此，以PMOS晶体管p12的截止漏电流比输出负载Y的内部电路的预先设定的截止漏电流小的方式，来设定PMOS晶体管p12的栅极宽度/栅极长度比。

并且，PMOS晶体管p11的栅极宽度/栅极长度比还是与所需要的驱动器能力对应的栅极宽度/栅极长度比。例如可以通过使栅极宽度小于PMOS晶体管p12的栅极宽度，从而PMOS晶体管p12的栅极宽度/栅极长度比变得比PMOS晶体管p11的栅极宽度/栅极长度比小，还可以通过使栅极长度长于PMOS晶体管p11的栅极长度，从而PMOS晶体管p12的栅极宽度/栅极长度比变得比PMOS晶体管p11的栅极宽度/栅极长度比小。其中，由于仅缩小栅极宽度，能够缩小PMOS晶体管p12的尺寸，并且能够缩小电路面积，所以这将是优选的。

接下来，对于稳压器10的工作，参照图2所示的时序图进行说明。

如图2所示，激活信号act为低电平时，稳压器10处于非工作状态，当激活信号act变成高电平时，稳压器10处于工作状态。

基准电压信号ref以及偏压信号vb如图2所示，是与激活信号act同步的信号。

在激活信号act为高电平的情况下，即稳压器10处于工作状态的情况下，PMOS晶体管p11利用运算放大器OP的输出电压aout，在饱和区域中成为导通状态。另一方面，由于反相激活信号act/为低电平，所以PMOS晶体管p12在非饱和区域成为导通状态。由此，输出电压ivc11如图2所示，成为与基准电压信号ref大致相同的中间电平的电压。

另一方面，在激活信号act为低电平的情况下，即稳压器10处于非工作状态的情况下，PMOS晶体管p10导通，运算放大器OP的输出电压aout成为高电平，PMOS晶体管p11截止，PMOS晶体管p12由于反相激活信号act/成为高电平而截止，因此输出电压ivc11成为高阻抗。

这里，如上述那样，PMOS晶体管p12的尺寸，即栅极宽度/栅极长度比被设定为，与在非工作状态下的输出负载Y中流动的电流iL，即以输出电压ivc20作为电源的输出负载Y的内部电路的截止漏电流相比，PMOS晶体管p12的截止漏电流小。因此，输出电压ivc11如图2所示，最终达到接地电平。

这样，从电源vdd流入稳压器10的输出电压ivc11的截止漏电流由PMOS晶体管p12的尺寸决定；从稳压器10的输出电压ivc11向大地流出的截止漏电流由以输出电压ivc11的输出电压作为电源的输出负载Y的内部电路的截止漏电流决定。

因此，通过按照与将输出电压ivc11作为电源的输出负载Y的内部电路的截止漏电流相比，PMOS晶体管p12的截止漏电流小的方式设定PMOS晶体管p12的尺寸、即栅极宽度/栅极长度比，能够防止在非工作状态下，输出ivc20的输出电压上升到电源vdd电平的情况。

另外，在稳压器10的工作状态中，由于PMOS晶体管p12为导通状态，所以输出电路X1的电流提供能力取决于PMOS晶体管p11，可以忽略P12的导通电阻。

其中，在本实施方式中，虽然对使用了同种类的PMOS晶体管构成PMOS晶体管p11、12的情况进行了说明，但还可以例如使用lowVt元件来构成PMOS晶体管p11。即、使用与PMOS晶体管p12相比，阈值电压低且能够流出较多的电流的lowvt元件构成PMOS晶体管p11。由此，能够缩小PMOS晶体管p12的尺寸，并且能够缩小电路面积。

(第2实施方式)

接下来，对本发明的第2实施方式进行说明。其中，对于与第1实施方式相同的部分赋予相同的附图标记，并省略其详细的说明。

图3是表示本发明的第2实施方式的稳压器20的电路构成图。其中，对于与图1相同的部分赋予相同的附图标记。如该图所示，稳压器20被构成为包括差动放大电路的运算放大器OP2以及输出电路X2。

运算放大器OP2如图4所示，是PMOS晶体管p00、p01、NMOS晶体管n00、n01、n02如该图所示地被连接的构成，构成了差动放大电路。

运算放大器OP2与图7所示的运算放大器OP同样，是包括PMOS晶体管p00、p01、NMOS晶体管n00、n01、n02的差动放大电路而被构成的，但不同点在于，PMOS晶体管p00、p01的源极被接地，NMOS晶体管n02的源极与负电源-vdd连接。

本实施方式的输出电路X2是分别将在第1实施方式中说明过的输出电路X1的PMOS晶体管p10替换成NMOS晶体管n20，将PMOS晶体管p11替换成NMOS晶体管n21，将PMOS晶体管p12替换成NMOS晶体管n22，将NMOS晶体管n11替换成PMOS晶体管p21的构成。

并且，NMOS晶体管20的源极与负电源-vdd连接，NMOS晶体管20的栅极被输入将激活信号act反相后的反相激活信号act/，NMOS晶体管20的漏极与运算放大器OP2的输出端o/以及NMOS晶体管n21的栅极连接。

NMOS晶体管n21的源极与NMOS晶体管n22的漏极连接，NMOS晶体管n21的栅极与运算放大器OP2的输出端o/以及NMOS晶体管n20的漏极连接，NMOS晶体管n21的漏极与运算放大器OP2的反相输入端子以及PMOS晶体管p21的漏极连接。

NMOS晶体管n22的源极与负电源-vdd连接，NMOS晶体管n22的栅极被输入激活信号act，NMOS晶体管n22的漏极与NMOS晶体管n21的源极连接。

PMOS晶体管p21的漏极与运算放大器OP2的反相输入端子以及NMOS晶体管n21的漏极连接，PMOS晶体管p21的栅极被输入偏压信号vb，PMOS晶体管p21的源极与输出负载Y连接，并且被接地。

运算放大器OP2的非反相输入端子被输入基准电压信号ref。运算放大器OP2的反相输入端子与PMOS晶体管p21以及NMOS晶体管n21的漏极连接，该接点作为稳压器20的输出端xout2，与输出负载Y连接。

输出负载Y被供给从稳压器20的输出端xout2输出的电压ivc21而工作。其中，在图3中为了便于说明，将输出负载Y使用流出电流iL的电流源D置换来表示。

在这样的构成的稳压器20中，也与第1实施方式同样，NMOS晶体管n22的尺寸、即、栅极宽度/栅极长度比被设定为，与在非工作状态下的输出负载Y中流动的电流iL，即、将输出电压ivc21作为电源的输出负载Y的内部电路的截止漏电流相比，NMOS晶体管n22的截止漏电流小。输出负载Y的内部电路的截止漏电流可以通过其内部电路的构成而被预先设定。因此，设定NMOS晶体管n22的栅极宽度/栅极长度比，以使得NMOS晶体管n22的截止漏电流与输出负载Y的内部电路的预先设定的截止漏电流相比小。

其中，NMOS晶体管n21的栅极宽度/栅极长度比为与所需要的驱动器能力对应的栅极宽度/栅极长度比。例如通过使栅极宽度变得比NMOS晶体管n22的栅极宽度小，以使得NMOS晶体管n22的栅极宽度/栅极长度比小于NMOS晶体管n21的栅极宽度/栅极长度比；还可以通过使栅极长度变得比NMOS晶体管n21的栅极长度长，以使得NMOS晶体管n22的栅极宽度/栅极长度比小于NMOS晶体管n21的栅极宽度/栅极长度比。但是，仅缩小栅极宽度能够缩小NMOS晶体管n22的尺寸，并且能够缩小电路面积，因此这样比较优选。

接下来，对稳压器20的工作，参照图5所示的时序图进行说明。

如图5所示，激活信号act为低电平时，稳压器20处于非工作状态，当激活信号act成为高电平时，稳压器20成为工作状态。

基准电压信号ref以及偏压信号vb如图5所示，为与激活信号act同步的信号。

在反相激活信号act/为低电平(激活信号act为高电平)的情况下，即稳压器20为工作状态的情况下，NMOS晶体管n21利用运算放大器OP2的输出电压aout2在饱和区域中成为导通状态。另一方面，NMOS晶体管n22由于激活信号act成为高电平，所以在非饱和区域中成为导通状态。由此，输出电压ivc21如图5所示，成为与基准电压信号ref大致相同的中间电平的电压。

另一方面，在反相激活信号act/为高电平(激活信号act为低电平)的情况下，即稳压器20为非工作状态的情况下，NMOS晶体管n20导通，运算放大器OP2的输出电压aout2成为低电平，NMOS晶体管n21截止，NMOS晶体管n22也由于激活信号act成为低电平而截止，因此输出电压ivc21成为高阻抗。

这里，如上述那样，NMOS晶体管n22的尺寸，即栅极宽度/栅极长度比被设定为，与在非工作状态下的输出负载Y中流动的电流iL，即以输出电压ivc21作为电源的输出负载Y的内部电路的截止漏电流相比，NMOS晶体管n22的截止漏电流小。因此，输出电压ivc21如图5所示，最终达到接地电平。

这样，从大地流入稳压器20的输出电压ivc21的截止漏电流由NMOS晶体管n22的尺寸决定，从稳压器20的输出电压ivc21向负电源-vdd流出的截止漏电流由将输出ivc21的输出电压作为电源的输出负载Y的内部电路的截止漏电流决定。

因此，通过按照与将输出电压ivc21作为电源的输出负载Y的内部电路的截止漏电流相比，NMOS晶体管n22的截止漏电流小的方式，设定NMOS晶体管n22的尺寸、即栅极宽度/栅极长度比，能够预防在非工作状态中输出电压ivc21的输出电压下降到负电源-vdd电平的情况。

此外，在上述各实施方式中，说明了对稳压器应用了本发明的情况，但并不局限于此，例如还可以对生成基准电压的偏压电路等应用本发明。

附图标记说明如下：

10、20：稳压器(半导体集成电路装置)

OP、OP2：运算放大器(差动放大电路)

P11、PMOS：晶体管(第1MOS晶体管)

P12、PMOS：晶体管(第2PMOS晶体管)

N21、NMOS：晶体管(第1MOS晶体管)

N22、NMOS：晶体管(第2MOS晶体管)

X1、X2：输出电路

Y：输出负载

Claims (5)

1.一种半导体集成电路装置，

具有：

差动放大电路，其非反相输入端子被输入基准电压，且反相输入端子与输出负载连接；和

输出电路，该输出电路包括：第1MOS晶体管，其栅极与上述差动放大电路的输出端连接，并且漏极与上述差动放大电路的反相输入端子连接，在工作状态下导通，在非工作状态下截止；第2MOS晶体管，其被串联连接在电源与上述第1MOS晶体管的源极之间，该第2MOS晶体管的栅极宽度/栅极长度比比上述第1MOS晶体管的栅极宽度/栅极长度比小，且在上述工作状态下导通，在上述非工作状态下截止。

2.根据权利要求1所述的半导体集成电路装置，其特征在于，

上述第2MOS晶体管的栅极宽度比上述第1MOS晶体管的栅极宽度小。

3.根据权利要求1或者2所述的半导体集成电路装置，其特征在于，

上述第1MOS晶体管的阈值电压比上述第2MOS晶体管的阈值电压低。

4.根据权利要求1～3中任意一项所述的半导体集成电路装置，其特征在于，

上述第1MOS晶体管和上述第2MOS晶体管为PMOS晶体管，

上述电源是输出正电压的电源。

5.根据权利要求1～3中任意一项所述的半导体集成电路装置，其特征在于，

上述第1MOS晶体管以及上述第2MOS晶体管为NMOS晶体管，

上述电源为输出负电压的电源。

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