CN102738144A - 静电放电防护装置及其静电放电防护电路 - Google Patents

静电放电防护装置及其静电放电防护电路 Download PDF

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Abstract

本发明公开了一种静电放电防护装置包括一基底、一井区、一第一掺杂区以及一第二掺杂区。基底具有一第一导电型，且基底与一第一电源节点电连接。井区具有一第二导电型，且设置于基底中。第一掺杂区具有第一导电型，且设置于井区中。第一掺杂区以及井区与一第二电源节点电连接。第二掺杂区具有第二导电型，且设置于基底中。第二掺杂区处于浮接状态。

Description

静电放电防护装置及其静电放电防护电路
技术领域
本发明涉及一种静电放电(electrostatic discharge，ESD)防护装置及其电路，特别涉及一种具有可控硅(silicon-controlled rectifier，SCR)的静电放电防护装置及其电路。
背景技术
静电放电(electrostatic discharge，ESD)的发生不利于半导体产品的性能可靠度，特别是对尺寸朝向微型化发展的CMOS晶体管而言。在深次微米(deep-submicron)CMOS晶体管的生产技术中，随着栅极厚度渐薄，崩溃电压也随的趋小，因此在每一个输入端皆须设置有效的静电放电防护电路，避免过压(overstress voltage)施加于栅极而损毁内部电路(internal circuit)。一般对于静电放电防护电路的耐受度要求，在人体放电模式(human-body-model，HBM)下，通常需大于2kV。此外，除了可承受静电放电造成的偏压外，静电放电防护电路也优选为小尺寸设计，以节省芯片利用面积。
可控硅(silicon-controlled rectifier，SCR)即使在小面积的电路布局中仍具有高静电放电耐受度以及低寄生电容，因此适用于静电放电防护设计。请参考图1及图2。图1绘示了公知可控硅的剖视示意图。图2绘示了公知可控硅的电流-电压关系图。如图1所示，公知技术中，一可控硅10包括一P型基底12、一N型井区14设置于P型基底12中、一第一N型掺杂区16与一第一P型掺杂区18设置于N型井区14中，以及一第二N型掺杂区20与一第二P型掺杂区22设置于P型基底12中。当可控硅10运用于一电源线静电放电箝制电路(power-rail ESD clamp circuit)，其中电源线静电放电箝制电路电连接且位于一高压电源节点(high power node)24与一低压电源节点(low powernode)26之间。第一N型掺杂区16与第一P型掺杂区18电连接高压电源节点24，且第二N型掺杂区20与第二P型掺杂区22电连接低压电源节点26。可控硅10可提供一放电路径以释放从高压电源节点24或低压电源节点26产生的静电放电的电流。此放电路径由第一P型掺杂区18、N型井区14、P型基底12以及第二N型掺杂区20共同组成。当静电放电事件发生时，静电放电电流可由此放电路径释出，以保护连接于高压电源节点24与低压电源节点26之间的内部电路。
如图2所示，公知技术中的可控硅10具有一触发电压Vt以及一维持电压(holding voltage)Vh。公知可控硅10的触发电压Vt大致上与位于N型井区14与P型基底12之间的P-N结的崩溃电压相等，大约30伏特(volts)至40伏特。而公知可控硅10的维持电压Vh则是大约1.2伏特。当静电放电事件发生时，静电放电电压大于可控硅10的触发电压Vt，因此放电路径可被导通，且此时可控硅10处于闩锁(latch-up)状态。另一方面，当正常操作时，高压电源节点24通常可提供3.3伏特的电压，而低压电源节点26接地，因此高压电源节点24与低压电源节点26的电压差仍小于可控硅10的触发电压Vt，因此，可控硅10处于关闭(off)状态。
然而，来自于内部电路的噪声常与P型基底12结合，使得可控硅10常因噪声或漏电流而被驱动至闩锁状态。当可控硅10在正常操作时被驱动开启，传递至内部电路的实际讯息将无法正确地被侦测，甚至于流经可控硅10的电流造成内部电路承受过大电流而烧毁。
为有效保护内部电路，有些设计被提出以增加静电放电源箝制电路的维持电压。相较于反向偏压(reverse-biased)操作条件，二极管在正向偏压(forward-biased)操作条件下可承受较严重的静电放电。因此有人在电路设计中提出使用二极管串以串联方式从第一P型掺杂区至P型基底之间堆栈设置以增加可控硅的维持电压。然而二极管串具有多个二极管分别设置于N型井区中，因此，各二极管、各N型井区以及P型基底之间会组成一PNP双极性晶体管(bipolar junction transistor，BJT)，且这些PNP双极性晶体管具有共集极(common collector)电连接于高压电源节点24与低压电源节点26之间。此外，在PNP双极性晶体管的P-N结产生的接面漏电流会由PNP双极性晶体管共同形成的达灵顿晶体管(Darlington pair)而放大。因此，PNP双极性晶体管仍会产生大量漏电流而降低内部电路的效能甚或烧毁内部电路。
发明内容
本发明的目的在于提供一种静电放电(electrostatic discharge，ESD)防护装置及静电放电防护电路，以克服上述背景技术的缺失。
本发明的一优选实施例提供一种静电放电防护装置。静电放电防护装置包括一基底、一井区、一第一掺杂区以及一第二掺杂区。基底具有一第一导电型，且基底与一第一电源节点(power node)电连接。井区具有一第二导电型，且设置于基底中。第一掺杂区具有第一导电型，且设置于井区中。第一掺杂区以及井区与一第二电源节点电连接。第二掺杂区具有第二导电型，且设置于基底中。第二掺杂区处于一浮接状态(floating state)。
本发明的一优选实施例提供一种静电放电防护电路。静电放电防护电路包括一第一双极性晶体管(bipolar junction transistor，BJT)、一第二双极性晶体管以及一二极管。第一双极性晶体管是一第一型双极性晶体管，且具有一第一基极、一第一射极以及一第一集极，其中第一射极电连接一第二电源节点。第二双极性晶体管是一第二型双极性晶体管，其不同于第一型双极性晶体管，且具有一第二基极、一第二射极以及一第二集极，其中第二集极与第一基极电连接，且第二基极与第一集极电连接。二极管，具有一阳极(anode)与一阴极(cathode)，其中阴极电连接第二射极，且阳极电连接一第一电源节点。
本发明提供一种具有N型第二掺杂区的静电放电防护装置，其中N型第二掺杂区未与设置于其上方的任何导电层接触，以增加静电放电防护装置的维持电压(holding voltage)。
附图说明
图1绘示了公知可控硅的剖视示意图。
图2绘示了公知可控硅的电流-电压关系图。
图3绘示了本发明的第一优选实施例的静电放电防护装置的剖视示意图。
图4绘示了本发明的第一优选实施例的静电放电防护装置的电流-电压关系图。
图5绘示了本发明的第一优选实施例的静电放电防护装置的电路图。
图6绘示了本发明的第二优选实施例的静电放电防护装置的剖视示意图。
图7绘示了本发明的第三优选实施例的静电放电防护装置的剖视示意图。
图8绘示了本发明的第四优选实施例的静电放电防护装置的剖视示意图。
图9绘示了本发明的第五优选实施例的静电放电防护装置的剖视示意图。
图10绘示了本发明的第六优选实施例的静电放电防护装置的剖视示意图。
其中，附图标记说明如下：
10     可控硅              12     P型基底
14     N型井区             16     第一N型掺杂区
18     第一P型掺杂区       20     第二N型掺杂区
22     第二P型掺杂区       24     高压电源节点
26     低压电源节点        100    静电放电防护装置
102    第一电源节点        104    第二电源节点
106    基底                108    井区
110    第一掺杂区          112    第二掺杂区
114    绝缘层              116    第三掺杂区
118    第四掺杂区          150    静电放电防护电路
152    第一双极性晶体管    152a   第一基极
152b   第一射极            152c   第一集极
154    第二双极性晶体管    154a   第二基极
154b   第二射极            154c   第二集极
156    二极管              156a   阳极
156b   阴极                158    第一电阻器
160    第二电阻器          200    静电放电防护装置
202    第五掺杂区          250    静电放电防护装置
252    栅极绝缘层          254    控制栅极
300    静电放电防护装置    302    第六掺杂区
350    静电放电防护装置    352    第七掺杂区
400    静电放电防护装置    402    第八掺杂区
Vt     触发电压            Vh     维持电压
C1     第一弧线            C2     第二弧线
Vt1    触发电压            Vh1    维持电压
Vt2    触发电压            Vh2    维持电压
具体实施方式
请参考图3。图3绘示了本发明的第一优选实施例的静电放电防护装置的剖视示意图。如图3所示，静电放电(electrostatic discharge，ESD)防护装置100电连接于一第一电源节点(power node)102与一第二电源节点104之间。第一电源节点102可作为电压来源的低电压节点，而第二电源节点104可作为电压来源的高电压节点。静电放电防护装置100包括一基底106、一井区108、一第一掺杂区110以及一第二掺杂区112。基底106与第一掺杂区110具有第一导电型，而井区108与第二掺杂区112具有第二导电型。在本实施例中，第一导电型为P型，第二导电型为N型，但不限于此，第一导电型及第二导电型也可互换。N型井区108与N型第二掺杂区112设置于P型基底106中，而P型第一掺杂区110设置于N型井区108中，据此，P型第一掺杂区110、N型井区108、P型基底106以及N型第二掺杂区112共同组成PNPN接面，即可控硅(silicon-controlled rectifier，SCR)。在本实施例中，P型基底106与第一电源节点102电连接，而P型第一掺杂区110以及N型井区108与第二电源节点104电连接。值得注意的是，N型第二掺杂区112处于一浮接状态(floating state)，换句话说，N型第二掺杂区112的顶面不接触任何N型第二掺杂区112上方的导电层。因此，静电放电防护装置100为一具有可控硅结构的虚拟可控硅(pseudo silicon-controlled rectifier，PSCR)。
此外，静电放电防护装置100还包括一绝缘层114设置于P型基底106上，且绝缘层114覆盖N型第二掺杂区112以隔绝位于P型基底106上的导电层，使N型第二掺杂区112与P型基底106上的导电层绝缘。另外，由于P型基底106与第一电源节点102电连接，且N型第二掺杂区112设置于P型基底106中，因此，N型第二掺杂区112可只通过P型基底106与第一电源节点102电耦合。
在本实施例中，静电放电防护装置100还包括一第三掺杂区116以及一第四掺杂区118。第三掺杂区146具有第一导电型例如P型。P型第三掺杂区116设置于N型第二掺杂区112的相对于N型井区108的另一侧的P型基底106中，也就是说，N型第二掺杂区112设置于P型第一掺杂区110与P型第三掺杂区116之间。此外，P型第三掺杂区116电连接第一电源节点102，且P型第三掺杂区116与P型基底106具有相同导电型，因此，P型基底106可通过P型第三掺杂区116与第一电源节点102电连接。
第四掺杂区118具有第二导电型例如N型。N型第四掺杂区118设置于P型第一掺杂区110的相对于N型第二掺杂区112的另一侧的N型井区108中，也就是说，P型第一掺杂区110设置于N型第二掺杂区112与N型第四掺杂区118之间。此外，N型第四掺杂区118电连接第二电源节点104，且N型第四掺杂区118与N型井区108具有相同导电型，因此，N型井区108可通过N型第四掺杂区118与第二电源节点104电连接。
当来自于第二电源节点104的静电放电事件发生时，静电放电的电压远大于N型井区108与P型基底106之间的接面能障(junction barrier)。此时，在P型第一掺杂区110与N型井区108中的电子载体浓度远大于原先固有的电子载体浓度，且在P型基底106中的空穴载体浓度也远大于原先固有的空穴载体浓度。因此，有一高阶注入电流(high level injection)产生于静电放电防护装置100中，且拉大N型井区108与P型基底106间的耗尽区。耗尽区的电场有助于加快电荷载体从N型井区108至P型基底106的传送速度。由于N型第二掺杂区112处于浮接状态，放电路径无法由PNPN结构形成，因此本实施例的放电路径是由P型第一掺杂区110、N型井区108、P型基底106以及P型第三掺杂区116形成。静电放电电流可通过位于N型井区108以及P型第三掺杂区116之间的P型基底106释出，因此相较于公知可控硅，本发明可增加静电放电防护装置100的维持电压。
请参考图4。图4绘示了本发明的第一优选实施例的静电放电防护装置的电流-电压关系图。如图4所示，一第一弧线C1代表第一优选实施例的静电放电防护装置100的电流-电压特性，而一第二弧线C2代表公知技术中可控硅的电流-电压特性。值得注意的是具有处于浮接状态的N型第二掺杂区112的静电放电防护装置100的维持电压(holding voltage)Vh1大于具有与第一电源节点电连接的N型第二掺杂区的可控硅的维持电压Vh2，其中静电放电防护装置100的维持电压Vh1可被调整为大于第一电源节点102提供的电压。还有，静电放电防护装置100的触发电压(trigger voltage)Vt1大致上相等于公知技术中可控硅的触发电压Vt2。因此，当静电放电防护装置100在正常操作时被噪声或漏电流驱动至闩锁(latch-up)状态，此时的静电放电防护装置100的维持电压Vh1值仍足够高而避免被开启，以保护内部电路。
根据上述的静电放电防护装置的说明，本发明的静电放电防护装置也可为一静电放电防护电路用以保护内部电路。请参考图5，并请一并参考图3。图5绘示了本发明的第一优选实施例的静电放电防护装置的电路图。如图3及图5所示，一静电放电防护电路150包括一第一双极性晶体管(bipolarjunction transistor，BJT)152、一第二双极性晶体管154以及一二极管156。第一双极性晶体管152是一第一型双极性晶体管，而第二双极性晶体管154是一不同于第一型双极性晶体管的第二型双极性晶体管。第一双极性晶体管152具有一第一基极152a、一第一射极152b以及一第一集极152c。其中第一射极152b可代表P型第一掺杂区110，且与第二电源节点104电连接。第一基极152a可代表N型井区108，以及第一集极152c可代表P型基底106。除此之外，第二双极性晶体管154具有一第二基极154a、一第二射极154b以及一第二集极154c，且二极管156具有一阳极(anode)156a与一阴极(cathode)156b。其中第二集极154c可代表N型井区108，因此第二集极154c与第一基极152a电连接。第二基极154a可代表P型基底106，因此第二基极154a与第一集极152c电连接。第二射极154b可代表N型第二掺杂区112。二极管156则可由N型第二掺杂区112、位于N型第二掺杂区112与P型第三掺杂区116之间的P型基底106，以及P型第三掺杂区116共同组成。因此，二极管156的阴极156b与第二射极154b电连接，而阳极156a与第一电源节点102电连接。如上所述，第一型双极性晶体管是PNP型双极性晶体管，而第二型双极性晶体管是NPN型双极性晶体管，但不限于此，第一型及第二型也可互换。
除此之外，静电放电防护电路150还包括一第一电阻器158以及一第二电阻器160。第一电阻器158可代表位于P型基底106与N型第四掺杂区118之间的N型井区108，因此第一电阻器158电连接且位于第一基极152a与第二电源节点104之间。第二电阻器160可代表位于N型井区108与P型第三掺杂区116之间的P型基底106，因此第二电阻器160电连接且位于第二基极154a与第一电源节点102之间。
本发明的静电放电防护装置并不以上述的实施例为限，也可具有其它不同的实施样态。为了简化说明并易于比较，在下文的优选实施例中，对于相同组件沿用相同的符号来表示，且对相同部份不再赘述。
请参考图6。图6绘示了本发明的第二优选实施例的静电放电防护装置的剖视示意图。如图6所示，与第一优选实施例相比，本实施例的静电放电防护装置200还包括一第五掺杂区202横跨P型基底106与N型井区108的交界面，且第五掺杂区202具有第二导电型例如N型，但不限于此。N型第五掺杂区202的掺杂物浓度较高于N型井区108的掺杂物浓度，因此可降低P型基底106与N型井区108的交界面的崩溃电压(breakdown voltage)，也就是说，静电放电防护装置200的触发电压小于公知技术的可控硅的触发电压。因此，本实施例的静电放电防护装置200可被视为一虚拟改良型横向可控硅(pseudo modified lateral silicon-controlled rectifier，PMLSCR)。
请参考图7。图7绘示了本发明的第三优选实施例的静电放电防护装置的剖视示意图。如图7所示，与第二优选实施例相比，本实施例的静电放电防护装置250还包括一栅极绝缘层252以及一控制栅极(control gate)254。栅极绝缘层252以及控制栅极254设置于位在N型第五掺杂区202与N型第二掺杂区112之间的P型基底106上以形成一短通道在N型第五掺杂区202与N型第二掺杂区112之间。因此，静电放电防护装置250可具有一低触发电压，使其可提供互补式金氧半导体集成电路(CMOS ICs)的输入级或输出级有效的静电防护，而不需额外设置第二级防护电路。除此之外，控制栅极254设置于栅极绝缘层252上，且控制栅极254与第一电源节点102电连接。本实施例的静电放电防护装置250可被视为一虚拟低电压触发可控硅(pseudolow-voltage-trigger silicon-controlled rectifier，PLVTSCR)。
请参考图8。图8绘示了本发明的第四优选实施例的静电放电防护装置的剖视示意图。如图8所示，与第二优选实施例相比，本实施例的静电放电防护装置300还包括一第六掺杂区302。在本实施例中，第五掺杂区202具有第二导电型例如N型，第六掺杂区302具有第一导电型例如P型。P型第六掺杂区302设置于P型基底106中，且与N型第五掺杂区202相接触，因此，P型第六掺杂区302与N型第五掺杂区202形成一二极管。另外，P型第六掺杂区302也可设置于N型井区108与N型第五掺杂区202相接触。其中第六掺杂区302与第五掺杂区202的导电型不以此为限，也可互换。本实施例的静电放电防护装置300可被视为一虚拟齐纳触发可控硅(pseudoZener-trigger silicon-controlled rectifier，PZTSCR)。
请参考图9。图9绘示了本发明的第五优选实施例的静电放电防护装置的剖视示意图。如图9所示，与第一优选实施例相比，本实施例的静电放电防护装置350还包括一第七掺杂区352。第七掺杂区352具有第一导电型例如P型，且设置于P型第一掺杂区110与N型第二掺杂区112之间的P型基底106中。P型第七掺杂区352可作为触发节点(trigger node)用于接收触发电流。当电流自P型第七掺杂区352流入P型基底106时，静电放电防护装置350可被驱动至闩锁状态以提供低阻抗路径用于释出自第二电源节点104流往第一电源节点102的静电放电电流。
请参考图10。图10绘示了本发明的第六优选实施例的静电放电防护装置的剖视示意图。如图10所示，与第一优选实施例相比，本实施例的静电放电防护装置400还包括一第八掺杂区402。第八掺杂区402具有第二导电型例如N型，且设置于P型第一掺杂区110与N型第二掺杂区112之间的N型井区108中。N型第八掺杂区402可作为触发节点用于接收触发电流。当电流自N型井区108流出并经过N型第八掺杂区时，静电放电防护装置400可被驱动至闩锁状态以提供低阻抗路径用于释放静电放电电流。
综上所述，本发明提供一种具有N型第二掺杂区的静电放电防护装置，其中N型第二掺杂区未与设置于其上方的任何导电层接触，以增加静电放电防护装置的维持电压。因此，静电放电防护装置的维持电压可被调整为大于第一电源节点提供的电压。当静电放电防护装置在正常操作模式下被噪声或漏电流驱动至闩锁效应状态时，静电放电防护装置的维持电压仍够高以避免被开启，借此保护内部电路。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。凡在本发明的精神和原则的内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围的内。

Claims (12)

1.一种静电放电防护装置，其特征在于，包括：
一基底，具有一第一导电型，且与一第一电源节点电连接；
一井区，具有一第二导电型，且设置于所述基底中；
一第一掺杂区，具有所述第一导电型，设置于所述井区中，且所述第一掺杂区以及所述井区与一第二电源节点电连接；以及
一第二掺杂区，其具有所述第二导电型，设置于所述基底中，且所述第二掺杂区处于一浮接状态。
2.如权利要求1所述的静电放电防护装置，其特征在于，还包括一绝缘层覆盖所述第二掺杂区。
3.如权利要求1所述的静电放电防护装置，其特征在于，还包括一第三掺杂区，具有所述第一导电型，且设置于所述基底中，其中所述基底通过所述第三掺杂区与所述第一电源节点电连接。
4.如权利要求3所述的静电放电防护装置，其特征在于，所述第二掺杂区设置于所述第一掺杂区与所述第三掺杂区之间。
5.如权利要求1所述的静电放电防护装置，其特征在于，还包括一第四掺杂区，具有所述第二导电型，且设置于所述井区中，其中所述井区通过所述第四掺杂区与所述第二电源节点电连接。
6.如权利要求5所述的静电放电防护装置，其特征在于，所述第一掺杂区设置于所述第二掺杂区与所述第四掺杂区之间。
7.如权利要求1所述的静电放电防护装置，其特征在于，还包括一第五掺杂区横跨所述基底与所述井区之间的一交界面。
8.如权利要求7所述的静电放电防护装置，其特征在于，还包括一栅极绝缘层，设置于位于所述第五掺杂区与所述第二掺杂区之间的所述基底上，以及一控制栅极，设置于所述栅极绝缘层上，且所述控制栅极与所述第一电源节点电连接。
9.如权利要求7所述的静电放电防护装置，其特征在于，还包括一第六掺杂区，设置于所述基底中，且所述第六掺杂区与所述第五掺杂区相接触，其中所述第五掺杂区具有所述第二导电型以及所述第六掺杂区具有所述第一导电型。
10.如权利要求1所述的静电放电防护装置，其特征在于，还包括一第七掺杂区，设置于所述基底，且位于所述第一掺杂区与所述第二掺杂区之间，作为一触发节点用于接收触发电流。
11.一种静电放电防护电路，其特征在于，包括：
一第一双极性晶体管，是一第一型双极性晶体管，且具有一第一基极、
一第一射极以及一第一集极，其中所述第一射极电连接一第二电源节点；
一第二双极性晶体管，是一第二型双极性晶体管，不同于所述第一型双极性晶体管，且具有一第二基极、一第二射极以及一第二集极，其中所述第二集极与所述第一基极电连接，以及所述第二基极与所述第一集极电连接；以及
一二极管，具有一阳极与一阴极，其中所述阴极电连接所述第二射极，且所述阳极电连接一第一电源节点。
12.如权利要求11所述的静电放电防护电路，其特征在于，还包括一第一电阻器电连接且位于所述第一基极与所述第二电源节点之间，以及一第二电阻器电连接且位于所述第二基极与所述第一电源节点之间。
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